具有至少两个供电网络的 集成半导体电路 本发明涉及具有至少两个相互无关的供电网络的集成半导体电路，即一个设置给负载电路的第一负载-供电网络和设置给驱动器电路的第二驱动器-供电网络，其中每一个供电网络分别具有分开的含地线的接地支路和含电源线的供电支路。
在数字半导体电路中，例如DRAM存储器中的一直较高的时钟频率使半导体芯片中的输出驱动器一直达到较短的切换时间。此很短的切换时间在切换时产生了电流尖峰，其再一次在半导体芯片的供电网络中产生电压振荡并且以此产生干扰，这损害了半导体芯片构成地数字切换电路的功能。为了消除这种损害，含有半导体芯片的数字切换电路相对于干扰应尽可能的不敏感，然而这产生了振荡损耗。其他的考虑是用于对输出驱动器电路供电的供电脚，其进行分离的电压供电，以此需要较高的电路数量。
本发明的任务在于给出开头所述类型的集成半导体电路，尤其是具有给芯片分开供电的驱动器切换电路的半导体-DRAM或者SDRAM电路，其中在驱动器切换电路切换时的电流尖峰的干扰以及振荡损耗能够被明显的减少。
此任务通过权利要求1的集成半导体电路解决。
本发明的原理是含有补偿电路，其有选择的电耦合到接地支路和/或供电支路。该补偿电路有利的含有逻辑切换电路，该切换电路得到具有预定逻辑值(逻辑1或者逻辑0)的两个供电网络中的一个的负载，并且作为反作用在同样的情况下控制补偿电路中的耦合元件，即至少两个供电网络的接地支路和/或供电支路之间的电连接。
如果从半导体芯片上的负载电路读出逻辑1，则加载驱动器切换电路的正的供电电势。如果读出逻辑0，则加载驱动器切换电路的地电势。在本发明的半导体电路中在逻辑1的读出期间，负载供电网络的地电势(本身的逻辑切换电路的地电势)与驱动器供电网络的地电势(驱动器切换电路的地电势)相连并且以此方式进行稳定。在读出逻辑0时，相应的负载供电网络的正的供电电势与驱动器供电网络的正的供电电势相连。通过不同的供电导线的选择连接，用于负载电路的供电导线上的干扰能够明显的减少。
在本发明的优选实施例中，该耦合元件通过一体化在半导体电路中的切换晶体管实现。
具有补偿电路的本发明的半导体电路尤其适合于具有高的时钟频率的半导体电路，例如数字的DRAM存储器件或者SDRAM半导体器件。
下面借助于两个在附图中描述的实施例详细解释本发明。
图1示出了用于耦合接地支路VSS和VSSQ的补偿电路的电路图，
图2示出了用于耦合接地支路VSS和VSSQ以及供电支路VDD和VDDQ的另一个补偿电路的电路图，
图3示出了用于解释本发明图2中的电路有利作用的所测量到的低压变化的曲线图。
图1中的本发明的第一实施例含有一个补偿电路1，其有选择的连接用于负载电路(形成在半导体芯片上的数字逻辑切换电路，图中未示出)的第一供电网络的接地支路VSS与用于驱动器切换电路(尤其用于输出驱动器，其在图中未示出)的第二供电网络的接地支路VSSQ。补偿电路1的逻辑切换电路具有两个切换级3、4，在其输入端2上，供电网络的负载通过与电势值相应的逻辑1或者逻辑0得到并且作为反作用控制耦合元件5，即接地支路VSS和VSSQ之间的电连接。切换晶体管5在此实施例中作为一个n沟道场效应晶体管。在此实施例中输入端2例如与半导体存储器的互补导线cRB0连接。P沟道场效应晶体管Pout与n沟道场效应晶体管Nout串联连接在VDDQ(供电网络中的电源支路)和VSSQ之间，其中示意作为电容7表示的负载电路连接在输出节点6上。
补偿电路1的功能如下所示。当在输入端2上的电平值是逻辑1时，例如是半导体芯片上的存储电路的存储单元中的逻辑1的读过程的结果，晶体管Pout导通并且将输出端DQ与供电支路VDDQ相连。VDDQ网络以此被加载并且以此振荡。接地支路VSS在此情况下保持稳定，以致接地支路VSS能够通过接地支路VSSQ保持稳定。为此切换晶体管5导通并且将VSS与VSSQ相连。如果输入端2是逻辑电平0，这大约是从存储单元读出逻辑0的结果，以致接地支路VSSQ振荡加强；因为切换晶体管5此时是截止的，支路VSS和VSSQ以此分开，接地支路VSSQ的振荡没有传输到支路VSS。
图2示出了本发明的另一实施例的简化电路图，其中的输出比较电路8用于有选择的耦合两个供电网络VSS和VDD的支路。以此相应的含有n沟道场效应晶体管9和p沟道场效应晶体管10形式的两个耦合元件，其栅极端子通过反相器11与输入端12相连。输入端12例如与存储器件的导线RD0(与此相对应的是图1中的实施例的互补导线cRD0，也就是说在此的相应互补逻辑值)。Pout再一次表示p沟道场效应晶体管，Nout是n沟道场效应晶体管，OUT是电路8的输出端，7示意为电容形式的负载电路。附图标识13表示支路VSS和VDD之间的阻隔电容，其能够有利的实现支路VSS和VDD之间的稳定。其功能如下，当输入端12是逻辑电平1时，这大约是从半导体芯片上的存储电路的存储单元中的逻辑0的读出过程的结果，晶体管9闭合，晶体管10导通。支路VDD与VDDQ耦合，在输出端OUT该网络VSSQ被加载。另一种情况是输入端12为逻辑0，这大约是从存储单元的逻辑1的读出过程的情况，晶体管9导通而晶体管10闭合：支路VSS与支路VSSQ耦合，在输出端OUT加载网络VDDQ。
图3示出了在从存储单元读出逻辑1时的图2中的电路的时间-电压图。信号RD0在输入端12在此情况下达到逻辑0，网络VDDQ被加载并且振荡，而网络VSSQ以相同的方式保持稳定。没有本发明的措施则支路VDD和VSS的电压按照线14和15变化，其中振荡幅值大约是300到400mV，通过本发明的电路振荡大约减小了2倍(曲线16和17)。