动态随机存取存储单元及其制造方法.pdf

本发明公开了一种动态随机存取存储单元及其制造方法。动态随机存取存储单元的沟槽式电容器的制造方法是在一基底上形成一沟槽。而后，在沟槽表面上形成第一电容介电层，接下去再在沟槽内形成一导电层。然后，在基底表面上形成一第二导电层，其中第一与第二电容介电层周围的基底作为下电极。随后，在基底上形成一凸出电极，该电极覆盖沟槽与基底的交界处，并延伸覆盖于导电层上。接下去，将凸出电极与导电层电连接，作为电容器的上电极。由于本发明结构与制作工艺都很简单，所以不但可防止漏电问题还能节省制造成本。

1.  一种沟槽式电容器的制造方法，包括：
于一基底中形成一沟槽；
于该沟槽表面形成一第一电容介电层；
于该沟槽内形成一导电层；
于该基底表面及该导电层上形成一第二电容介电层，其中该第一电容介电层与该第二电容介电层周围的该基底作为一下电极；
于该基底上形成一凸出电极，该凸出电极位于该沟槽周缘的该基底上并覆盖该沟槽与该基底的交界处；以及
将该凸出电极与该导电层电连接，其中该导电层以及该凸出电极作为一上电极。

2.  如权利要求1所述的沟槽式电容器的制造方法，其中将该凸出电极与该导电层电连接的步骤包括：
于该基底上形成一内层介电层覆盖该凸出电极；
于该内层介电层中形成一接触窗开口，暴露出部分该凸出电极与该导电层；以及
于该接触窗开口中形成一导电结构。

3.  一种动态随机存取存储单元的制造方法，包括：
于一基底中形成一沟槽；
于该沟槽表面形成一第一电容介电层；
于该沟槽内形成一导电层；
于该基底表面及该导电层上形成一第二电容介电层，其中该第一电容介电层与该第二电容介电层周围的该基底作为一电容器的下电极；
于该基底上形成一凸出电极以及一栅极，其中该凸出电极位于该沟槽周缘的该基底上并覆盖该沟槽与该基底的交界处；
于该栅极侧面的该基底中形成多个源/漏极；以及
将该凸出电极与该导电层电连接，其中该导电层以及该凸出电极作为该电容器的上电极。

4.  如权利要求3所述的动态随机存取存储单元的制造方法，其中将该凸出电极与该导电层电连接的步骤包括：
于该基底上形成一内层介电层覆盖该凸出电极；
于该内层介电层中形成一接触窗开口，暴露出部分该凸出电极与该导电层；以及
于该接触窗开口中形成一导电结构。

5.  如权利要求3所述的动态随机存取存储单元的制造方法，其中于该基底上形成该凸出电极以及该栅极之后，还包括于该凸出电极以及该栅极侧壁形成多个间隙壁。

6.  如权利要求3所述的动态随机存取存储单元的制造方法，其中于该栅极侧面的该基底中形成该些源/漏极之后，还包括于该凸出电极与该栅极暴露出的表面上形成一自行对准硅化金属层。

7.  一种沟槽式电容器，包括：
一基底，该基底中具有一沟槽；
一导电层，填满该沟槽且延伸至该沟槽周缘的该基底上；以及
一电容介电层，位于该沟槽表面与该导电层之间以及该导电层与该基底之间，其中该导电层作为一上电极，而该电容介电层周围的该基底作为一下电极。

8.  如权利要求7所述的沟槽式电容器，其中该电容介电层包括：
一第一部位，位于该沟槽表面与该导电层之间；以及
一第二部位，位于该导电层与该基底之间。

9.  如权利要求8所述的沟槽式电容器，其中该第一部位与该第二部位的材质相同。

10.  如权利要求8所述的沟槽式电容器，其中该第一部位与该第二部位的材质不同。

11.  如权利要求7所述的沟槽式电容器，其中该电容介电层包括氧化层、氧化硅/氮化硅/氧化硅堆栈层(ONO)和氮化硅/氧化硅堆栈层(NO)。

12.  如权利要求7所述的沟槽式电容器，其中该导电层的材质包括掺杂多晶硅。

13.  一种沟槽式电容器，包括：
一基底，该基底中具有一沟槽；
一导电层，位于该沟槽内；
一第一电容介电层，位于该沟槽表面与该导电层之间；
一凸出电极，位于该沟槽周缘的该基底上并覆盖该沟槽与该基底的交界处；
一第二电容介电层，位于该凸出电极与该基底之间，其中该第一电容介电层与该第二电容介电层周围的该基底作为下电极；以及
一导电结构，将该凸出电极与该导电层电连接，其中该导电层、该凸出电极以及该导电结构作为上电极。

14.  如权利要求13所述的沟槽式电容器，其中该凸出电极延伸覆盖于该导电层上。

15.  如权利要求13所述的沟槽式电容器，其中该第一与第二电容介电层包括氧化层、氧化硅/氮化硅/氧化硅堆栈层和氮化硅/氧化硅堆栈层。

16.  如权利要求13所述的沟槽式电容器，其中该导电层与该凸出电极的材质包括掺杂多晶硅。

17.  如权利要求13所述的沟槽式电容器，其中该导电结构的材质包括铜与钨其中之一。

18.  一种动态随机存取存储单元，包括：
一基底，该基底中具有一沟槽；
一导电层，填满该沟槽且延伸至该沟槽周缘的该基底上；
一电容介电层，位于该沟槽表面与该导电层之间以及该导电层与该基底之间，其中该导电层作为一电容器的一上电极，而该电容介电层周围的该基底作为该电容器的一下电极；
一栅极，位于该导电层旁的该基底上；
多个源/漏极，位于该栅极侧面的该基底中；以及
一栅介电层，位于该栅极与该基底之间。

19.  如权利要求18所述的动态随机存取存储单元，其中该电容介电层包括氧化层、氧化硅/氮化硅/氧化硅堆栈层和氮化硅/氧化硅堆栈层。

20.  如权利要求18所述的动态随机存取存储单元，其中该电容介电层与该栅介电层的材质相同。

21.  如权利要求18所述的动态随机存取存储单元，其中该电容介电层与该栅介电层的材质不同。

22.  如权利要求18所述的动态随机存取存储单元，其中该导电层以及该栅极的材质包括掺杂多晶硅。

23.  如权利要求18所述的动态随机存取存储单元，其中还包括多个间隙壁，位于该导电层以及该栅极的侧壁。

24.  如权利要求23所述的动态随机存取存储单元，其中还包括一自行对准硅化金属层，位于该导电层与该栅极的表面上。

25.  一种动态随机存取存储单元，包括：
一基底，该基底中具有一沟槽；
一导电层，位于该沟槽内；
一第一电容介电层，位于该沟槽表面与该导电层之间；
一凸出电极，位于该沟槽周缘的该基底上并覆盖该沟槽与该基底的交界处；
一第二电容介电层，位于该凸出电极与该基底之间以及该凸出电极与该导电层之间，其中该第一电容介电层与该第二电容介电层周围的该基底作为一电容器的下电极；
一栅极，位于该凸出电极旁的该基底上；
多个源/漏极，位于该栅极侧面的该基底中；
一栅介电层，位于该栅极与该基底之间；以及
一导电结构，将该凸出电极与该导电层电连接，其中该导电层、该凸出电极以及该导电结构作为该电容器的上电极。

26.  如权利要求25所述的动态随机存取存储单元，其中该凸出电极延伸覆盖于该导电层上。

27.  如权利要求25所述的动态随机存取存储单元，其中该第一电容介电层与该第二电容介电层包括氧化层、氧化硅/氮化硅/氧化硅堆栈层和氮化硅/氧化硅堆栈层。

28.  如权利要求25所述的动态随机存取存储单元，其中该导电层、该栅极以及该凸出电极的材质包括掺杂多晶硅。

29.  如权利要求25所述的动态随机存取存储单元，其中该导电结构的材质包括铜与钨其中之一。

30.  如权利要求25所述的动态随机存取存储单元，其中还包括多个间隙壁，位于该凸出电极以及该栅极的侧壁。

31.  如权利要求30所述的动态随机存取存储单元，其中还包括一自行对准硅化金属层，位于该凸出电极与该栅极的表面上。

32.  如权利要求25所述的动态随机存取存储单元，其中该第一、第二电容介电层与该栅介电层的材质相同。

33.  如权利要求25所述的动态随机存取存储单元，其中该第一、第二电容介电层与该栅介电层的材质不同。

动态随机存取存储单元及其制造方法
技术领域
本发明涉及一种半导体组件的制造方法，且特别涉及一种动态随机存取存储单元(DRAM cell)及其制造方法。
背景技术
电容器是存储单元借以储存信息的重要部位，如果电容器所储存的电荷愈多，则在读取数据时受噪声的影响将大大的降低。要增加电容器储存电荷能力的方法有很多种，例如是增加电容器的面积，使整个储存于电容器内的电荷数量增加。而找寻新的储存电容器结构及其制造方法，以便于在储存电容器所占的面积缩小的情况下，仍维持所需的电容值将是目前组件集成度不断增加下所欲达到的目标之一。
目前有一种称为“深沟槽式电容器(deep trench capacitor)”被广泛应用于存储元件中，图1所示是现有技术的一种具有深沟槽式电容器的动态随机存取存储单元的剖面示意图。
请参照图1，现有技术的动态随机存取存储单元包括一深沟槽式电容器140与一晶体管150。深沟槽式电容器140位于一基底100中，且此深沟槽式电容器140包括位于一深沟槽110中作为上电极的多晶硅层106a、106b与106c、位于深沟槽110周围基底100中作为下电极的埋入电极区102以及上下电极间的电容介电层(capacitor dielectric)104。这种深沟槽式电容器140的结构以三层多晶硅层106a、106b与106c构成其上电极，且通常于基底100内部还会另外植入一埋入电极区102与112。因此，要形成如此复杂的结构势必需要复杂烦琐的制作工艺。而且，现有技术的动态随机存取存储单元中还有晶体管150的存在，而晶体管150包括位于基底100上的栅极130以及位于栅极130两侧的基底100中的源/漏极132。此外，于多晶硅层106b与基底100之间还有一环状氧化物层(collar oxide)108用来隔绝多晶硅层106b与埋入电极区112，并于基底100中邻接多晶硅层106c的区域有一埋入式带(buried strap，简称BS)114。因此，如何简化动态随机存取存储单元的电容器的结构与制作工艺将是未来发展的重点之一。而且，因为现有技术的深沟槽式电容器的沟槽深度很深，而需要配合较大的电容器截面积以利多晶硅层的填入。所以，这种深沟槽式电容器无法随着组件小型化的趋势缩小。
发明内容
因此，本发明的目的是提供一种动态随机存取存储单元及其制造方法，以便能够配合组件小型化的趋势发展。
本发明的再一目的是提供一种动态随机存取存储单元及其制造方法，以简化制作工艺并降低制造成本。
本发明的另一目的是提供一种动态随机存取存储单元及其制造方法，可获得更大的电容耦合率。
本发明的另一目的是提供一种动态随机存取存储单元及其制造方法，可与一般逻辑程序(logic process)兼容而应用于系统单芯片(system-on-chip，简称SOC)上。
根据上述与其它目的，本发明提出一种沟槽式电容器的制造方法。此方法先于基底中形成一沟槽。之后，于沟槽表面形成一第一电容介电层，再于沟槽内形成一导电层。然后，于基底及导电层上形成一第二电容介电层，其中第一与第二电容介电层周围的基底作为下电极，再于基底上形成一凸出电极，其延伸于第一导电层上并覆盖沟槽与基底的交界处。接着，将凸出电极与第一导电层电连接，其中第一导电层以及凸出电极作为上电极。
本发明还提出一种动态随机存取存储单元的制造方法，包括于一基底中形成一沟槽。之后，于沟槽表面形成一第一电容介电层，再于沟槽内形成一导电层。随后，于基底及导电层上形成一第二电容介电层，其中第一与第二电容介电层周围的基底作为下电极，再于基底上形成一凸出电极以及一栅极，其中凸出电极位于沟槽周缘的基底上并覆盖沟槽与基底的交界处。然后，于栅极侧边的基底中形成数个源/漏极，再将凸出电极和第一导电层电连接，其中第一导电层以及凸出电极作为沟槽式电容器的上电极。
本发明提出一种沟槽式电容器，包括一基底、一导电层与一电容介电层，其中基底中具有一沟槽。导电层则填满沟槽且延伸至沟槽周缘的基底上。而电容介电层是位于沟槽表面与导电层之间以及导电层与基底之间，其中导电层作为上电极，而电容介电层周围的基底作为下电极。
本发明又提出一种沟槽式电容器，包括一基底、一第一电容介电层、一导电层、一凸出电极、一第二电容介电层以及一导电结构，其中基底具有一沟槽。导电层则位于沟槽内，第一电容介电层则位于沟槽表面与导电层之间。凸出电极位于沟槽周缘的基底上并覆盖于沟槽与基底的交界处。导电层以及凸出电极通过导电结构电连接而作为上电极。再者，第二电容介电层是位于凸出电极与基底之间，其中第一与第二电容介电层周围的基底作为下电极。
本发明另外提出一种动态随机存取存储单元，包括具有一沟槽的基底、一电容介电层、一导电层、一栅极、数个源/漏极以及一栅介电层。导电层填满沟槽且延伸至沟槽周缘的基底上，电容介电层则位于沟槽表面与导电层之间以及导电层与基底之间，其中导电层作为一电容器的上电极，而电容介电层周围的基底作为电容器的下电极。而栅极位于导电层旁的基底上、源/漏极则位于栅极侧边的基底中，且栅介电层是位于栅极与基底之间。
本发明又提出一种动态随机存取存储单元，包括具有一沟槽的基底、一第一电容介电层、一第二电容介电层、一导电层、一凸出电极、一栅极、数个源/漏极、一栅介电层以及一导电结构。导电层位于沟槽内，第一电容介电层则位于沟槽表面与导电层之间。凸出电极位于沟槽周缘的基底上并覆盖于沟槽与基底的交界处，第二电容介电层则位于凸出电极与基底之间以及凸出电极与导电层之间，其中第一与第二电容介电层周围的基底作为电容器的下电极。而栅极位于凸出电极旁的基底上，源/漏极则位于栅极侧边的基底中。再者，栅介电层是位于栅极与基底之间，而导电结构将凸出电极与导电层电连接，其中导电层、凸出电极以及导电结构作为电容器的上电极。
本发明因为在沟槽以外的基底上设计一凸出电极覆盖沟槽与基底交界处来当作电容器上电极地一部份，所以不但避免沟槽式电容器与基底的交界处发生漏电，还可获得更大的电容耦合率。此外，本发明因为能够搭配现有的逻辑程序，故可简化制作工艺并降低制造成本，进而可应用于系统单芯片中。而且，本发明的电容器面积因为多一块凸出于沟槽的电极，故可使整个储存于电容器内的电荷数量比现有技术多。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1是现有技术一种具有深沟槽式电容器的动态随机存取存储单元的剖面示意图。
图2A至图2H是依照本发明的一优选实施例的动态随机存取存储单元的制造流程的剖面示意图。
附图标记说明：
100，200：基底
102，112：埋入电极区
104，202，206a：电容介电层
106a，106b，106c：多晶硅层
108：环状氧化层
110：深沟槽
114：埋入式带
130，208b：栅极
132，211：源/漏极
140：深沟槽式电容器
150：晶体管
201：垫状氧化层
206b：栅介电层
203，219：掩模层
204：导电层
208a：凸出电极
209：间隙壁
210：沟槽
212：内层介电层
214：接触窗开口
216：导电结构
220：浅沟槽隔离结构
具体实施方式
图2A至图2H是依照本发明的一优选实施例的动态随机存取存储单元(DRAM cell)的制造流程的剖面示意图，其可应用于系统单芯片(system-on-chip，简称SOC)。请参照图2A，提供一基底200如硅基底，再于基底200上形成一垫状氧化层(pad oxide)201，并于垫状氧化层201上形成一掩模层(mask layer)203。之后，以掩模层203为掩模，于基底200中蚀刻形成一沟槽210。
接着，请参照图2B，于基底200上形成一电容介电层202覆盖沟槽210表面。电容介电层202例如是氧化硅/氮化硅/氧化硅堆栈层(ONO)或氮化硅/氧化硅堆栈层(NO)。
随后，请参照图2C，于沟槽210中形成一第一导电层204，其中第一导电层204的材质如掺杂多晶硅。而前述于沟槽210中形成第一导电层204的步骤例如是先在基底200上形成一导电层填满沟槽210，再利用化学机械研磨制作工艺(CMP)去除沟槽210以外的导电层以及电容介电层202，在此步骤中掩模层203可作为蚀刻终止层。
随后，请参照图2D，移除部分第一导电层204使其顶面与基底200表面大致齐平，而移除部分第一导电层204的方法例如是回蚀刻法(etch back)。之后，将垫状氧化层201与掩模层203完全去除，此时部分电容介电层202也会被去除。
之后，请参照图2E，可选择于此时制作存储元件的浅沟槽隔离结构320，而且为了达到节省空间的目的，可将部分浅沟槽隔离结构320延伸至沟槽210内而位于第一导电层204与电容介电层202上。而此一形成浅沟槽隔离结构220的步骤可以在所有制作工艺之前先进行，而非限定在形成沟槽210与导电层204后才制作。
随后，请参照图2F，于基底200表面及第一导电层204上形成一介电层，其中位于沟槽210周缘的基底200上的介电层可作为另一电容介电层206a，而离沟槽210较远且预定形成栅极的部位上的介电层可作为栅介电层206b。而且，电容介电层206a与栅介电层206b的材质可以相同或不同，当两者为不同材质时，可分别进行电容介电层206a与栅介电层206b的形成步骤，且电容介电层206a与栅介电层206b例如是氧化硅/氮化硅/氧化硅堆栈层(ONO)或氮化硅/氧化硅堆栈层(NO)；另外，栅介电层206b可以是氧化层。此外，在栅介电层206b形成前可选择先进行一井植入制作工艺(wellimplantation)，以于基底200中形成一井状槽(未示出)。且以PMOS为例，于基底200中形成的可为∏井状槽。然后，再于基底200上形成一第二导电层208，其材质如掺杂多晶硅。
接着，请参照图2G，定义第二导电层208，以形成一凸出电极208a以及一栅极208b，其中凸出电极208a位于沟槽210周缘的基底200上并覆盖沟槽210与基底200的交界处。故可防止因后续制作工艺损伤裸露出的电容介电层202，而导致沟槽210顶部与基底200表面交接处发生漏电。此外，在沟槽210周缘的基底200上设置的一凸出电极208a还有增加电容耦合率的功用。而栅极208b是位于凸出电极208a旁的基底200上。之后，可于凸出电极208a以与门极208b侧壁形成间隙壁209，其材质例如是氮化硅。然后，进行一源/漏极植入制作工艺，以于栅极208b侧边的基底200中形成源/漏极211。且以PMOS为例，基底200中所形成源/漏极211可以是p型掺杂区。接着，还可以包括一自行对准金属硅化制作工艺(salicide process)，以于凸出电极208a与栅极208b暴露出的表面上形成自行对准硅化金属层(未绘示)。
然后，请参照图2H，将凸出电极208a与第一导电层204电连接，其制作工艺例如先于基底200上形成一内层介电层(ILD)212覆盖凸出电极208a、栅极208b、浅沟槽隔离结构220以及第一导电层204。接着，于内层介电层212中形成一接触窗开口214，暴露出部分凸出电极208a、第一导电层204，再于接触窗开口214中形成一导电结构216，其材质例如是铜或钨。而在完成所有动态随机存取存储元件的制作后，可提供负电压至凸出电极208a，以使电容介电层202与206a周围的硅基底200产生反转而与源/漏极211具有相同电性，故可将电容介电层202与206a周围的硅基底200视为电容器的下电极。相对的电容介电层202与206a即为电容器的介电层，而导电结构216、第一导电层204以及凸出电极208a则是电容器的上电极。而且，本图所示的接触窗开口214与导电结构216的制作还可与动态随机存取存储单元中的位线(未绘示)同时制作，所以不会增加光刻与蚀刻步骤。
综上所述，本发明的特点在沟槽以外的基底上设置一凸出电极覆盖沟槽与基底交界处来当作电容器上电极的一部份，因此除了能够防止后续制作工艺损伤电容介电层以避免漏电产生之外，还有增加电容耦合率的功用。而且，本发明可搭配现有的逻辑程序(logic process)来制作具此种电容器的存储单元，因而可应用于系统单芯片上。而且，本发明明显较现有技术的深沟槽式电容器简单，所以可因简化制作工艺而降低制造成本。此外，因为本发明的电容器包括凸出于沟槽的电极，而使整个储存于电容器内的电荷数量较现有技术多，也因此本发明的电容器能随组件往更小型化的趋势发展，同时维持所需的电容值。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域中的普通技术人员在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围应以后附的权利要求书所界定的范围为准。