瓶形沟槽及瓶形沟槽式电容器的制造方法.pdf

本发明提供一种瓶形沟槽及瓶形沟槽式电容器的制造方法，该方法包括：提供衬底；在衬底中形成沟槽，该沟槽具有侧壁和底部，沟槽具有与衬底顶表面相邻的上部区域和与沟槽底部相邻的下部区域；在沟槽的底部区域形成衬底氧化层；从沟槽的底部区域除去所述衬底氧化层，沟槽下部区域的横截面积大于沟槽上部区域的横截面积。

1.  一种方法，包括：
提供衬底；
在所述衬底中形成沟槽，所述沟槽具有侧壁和底，所述沟槽具有邻近所述衬底顶面的上部区域和邻近所述沟槽底的下部区域；
在所述沟槽的所述底部区域形成所述衬底的氧化层；和
从所述沟槽的所述底部区域除去所述衬底的所述氧化层，所述沟槽的所述下部区域的横截面积大于所述沟槽的所述上部区域的横截面积。

2.  如权利要求1所述的方法，进一步包括：
在所述沟槽的所述侧壁和所述底上形成一个或更多介电层；
用导电材料填充所述沟槽。

3.  如权利要求2所述的方法，其中所述导电材料是P型掺杂、N型掺杂或者未掺杂的多晶硅。

4.  如权利要求1所述的方法，其中所述衬底是硅衬底或者绝缘体上硅衬底的硅层并且所述衬底的所述氧化层包括氧化硅。

5.  如权利要求1所述的方法，其中在所述沟槽的所述底部区域形成所述衬底的氧化层包括在O₂、H₂O或O₂和H₂O的混合物中热氧化所述衬底。

6.  如权利要求5所述的方法，其中所述沟槽的所述下部区域的所述横截面积是所述热氧化时间长短的函数。

7.  一种方法，包括：
(a)提供衬底；
(b)在所述衬底上形成沟槽，所述沟槽具有侧壁和底，所述沟槽具有邻近所述衬底顶面的上部区域和邻近所述沟槽底的下部区域，所述上部区域紧接所述下部区域；
(c)在所述沟槽的所述侧壁和所述底上形成保护层；
(d)从所述沟槽的所述下部区域的所述侧壁和所述沟槽的所述底除去所述保护层；
(e)氧化一层在步骤(d)中暴露的在所述沟槽的所述下部区域中的所述侧壁上和所述沟槽的所述底部上的所述衬底；和
(f)从所述沟槽的所述下部区域除去在步骤(e)中被氧化的那层所述衬底。

8.  如权利要求7所述的方法，进一步包括：
(g)在步骤(f)中暴露的所述沟槽的所述下部区域中的所述衬底的表面上形成一个或更多介电层；和
(h)用导电材料填充所述沟槽。

9.  如权利要求8所述的方法，步骤(g)进一步包括在所述沟槽的所述上部区域的所述沟槽侧壁上形成所述的一个或更多介电层；

10.  如权利要求8所述的方法，其中所述导电材料是N型掺杂、P型掺杂或者未掺杂的多晶硅。

11.  如权利要求7所述的方法，其中在步骤(f)后，所述沟槽的所述下部区域的横截面积大于所述沟槽的所述上部区域的横截面积。

12.  如权利要求7所述的方法，其中所述衬底是硅衬底或者绝缘体上硅衬底的硅层，并且所述衬底的氧化层包括氧化硅。

13.  如权利要求7所述的方法，其中所述保护层包括两层或更多层。

14.  如权利要求7所述的方法，其中所述保护层包括在氧化硅层上的氮化硅内层上的多晶硅层上的氮化硅外层，所述氧化硅层与所述沟槽的所述侧壁直接物理接触。

15.  如权利要求14所述的方法，步骤(d)进一步包括从所述沟槽的所述上部区域的侧壁除去所述氮化硅外层以及所述多晶硅层。

16.  一种方法，包括：
(a)提供衬底；
(b)在所述衬底中形成沟槽，所述沟槽具有侧壁和底；
(c)在所述沟槽的所述侧壁和所述底上形成第一氧化硅层，在所述氧化硅层上形成氮化硅层，并且在所述氮化硅层上形成多晶硅层；
(d)在所述多晶硅层上形成第二氧化硅层；
(e)用有机材料部分填充所述沟槽，所述有机材料的顶面界定出所述沟槽下部区域和上部区域之间的分界，所述上部区域邻近所述衬底的顶面，所述沟槽的下部区域邻近所述沟槽的底；
(f)除去所述上部区域中的所述第二氧化硅层；
(h)从所述沟槽中除去所述有机材料；
(i)将所述上部区域中所述多晶硅层的最外层转化为氮化硅层；
(j)从所述沟槽的所述下部区域和所述底依次除去所述第二氧化硅层、所述多晶硅层、所述氮化硅层和所述第一氧化硅层；
(k)形成在所述沟槽的所述下部区域中在所述步骤(j)中暴露的、所述沟槽的所述侧壁和所述底上的衬底的氧化层；
(l)从所述沟槽的下部区域除去所述衬底的所述氧化层。

17.  如权利要求16所述的方法，其中在步骤(d)中形成第二氧化硅层包括在所述多晶硅层上沉积一层氧化硅。

18.  如权利要求16所述的方法，其中在步骤(d)中形成第二层氧化硅层包括氧化所述多晶硅层的最外层。

19.  如权利要求16所述的方法，进一步包括：
(m)在步骤(f)中所述沟槽的所述下部区域暴露的所述沟槽表面上形成一个或更多介电层；
(n)用导电材料填充所述沟槽。

20.  如权利要求19所述的方法，步骤(m)进一步包括：在所述沟槽的所述上部区域中所述沟槽的所述侧壁上形成所述的一个或更多介电层。

21.  如权利要求19所述的方法，其中所述导电材料是N型掺杂、P型掺杂或者未掺杂的多晶硅。

22.  如权利要求16所述的方法，其中在步骤(l)后，所述沟槽的所述下部区域的横截面积大于所述沟槽的所述上部区域的横截面积。

23.  如权利要求16所述的方法，其中所述衬底是硅衬底或者绝缘体上硅衬底的硅层，而且所述衬底的所述氧化层包括氧化硅。

24.  如权利要求16所述的方法，其中在步骤(k)中形成所述衬底的氧化层包括在O₂、H₂O或O₂和H₂O的混合物中热氧化在步骤(k)中所述沟槽的所述下部区域中所述的侧壁以及所述沟槽的所述底部上暴露的衬底表面。

瓶形沟槽及瓶形沟槽式电容器的制造方法
技术领域
本发明涉及半导体器件的制造领域，以及更特别地涉及瓶形沟槽及瓶形沟槽式电容器的制造方法。
背景技术
沟槽式电容器的一项应用是用于动态随机存储器(DRAM)单元的存储节点。DRAM单元的设计规格越来越小，但所要求的单元电容量并没有成比例地减小而是保持相当固定的。瓶形沟槽式电容器的应用就是一种当DRAM单元尺寸减少时增加沟槽式电容器容量的途径。然而，现今形成瓶形沟槽式电容器的计划却在形成电容器瓶形部分时遭受蚀刻带来的缺陷。这些缺陷可导致电容器至DRAM单元P阱的短路以及/或者不均匀的电容器介电层。此外，由于不匀致的湿法蚀刻工艺造成的不良瓶形直径尺寸控制会引致不规则的瓶形直径，也就通常导致相邻DRAM单元瓶形的兼并。相邻沟槽式电容器的相邻瓶形的兼并可以导致DRAM单元阵列中单个位元的失效。缺陷和兼并的沟槽会降低DRAM的产量、可靠性以及性能。因此，需要一种瓶形沟槽式电容器工艺，其在电容器瓶形部分形成期间，降低产生缺陷和相邻沟槽兼并的敏感度。
发明内容
本发明涉及一种通过在保护上部区域时氧化沟槽下部的侧壁和底面并就此除去所形成的氧化层，形成沟槽上部区域(瓶形沟槽式电容器的环状区域)和沟槽较宽的下部区域(瓶形沟槽式电容器的瓶形区域)的方法。
本发明的第一方面是一种方法，包括：提供衬底；在衬底中形成沟槽，该沟槽具有侧壁和底，该沟槽具有邻近衬底顶面的上部区域和邻近沟槽底的下部区域；在沟槽的底部区域中形成衬底的氧化层；从沟槽的底部区域除去衬底的氧化层，沟槽下部区域的截面面积大于沟槽上部区域的截面面积。
本发明的第二方面是一种方法，包括：(a)提供衬底；(b)在衬底上形成沟槽，该沟槽具有侧壁和底，该沟槽具有邻近衬底顶面的上部区域和邻近沟槽底的下部区域，上部区域紧接下部区域；(c)在沟槽的侧壁和底上形成保护层；(d)从沟槽下部区域的侧壁和沟槽的底部除去保护层；(e)在沟槽下部区域的侧壁上和沟槽底部上氧化一层在步骤(d)中暴露的衬底；以及(f)从沟槽下部区域除去在步骤(e)中被氧化的这层衬底。
本发明的第三方面是一种方法，包括：(a)提供衬底；(b)在衬底上形成沟槽，该沟槽具有侧壁和底；(c)在沟槽的侧壁和底上形成第一氧化硅层，在氧化硅层上形成氮化硅层，并且在氮化硅层上形成多晶硅层；(d)在多晶硅层上形成第二氧化硅层；(e)用有机材料部分填充沟槽，有机材料的顶面界定出沟槽的下部区域和上部区域之间的分界，上部区域邻近衬底顶面并且下部区域邻近沟槽的底；(f)除去上部区域中的第二氧化硅层；(h)从沟槽中除去有机材料；(I)将上部区域中的多晶硅层的最外层转化为氮化硅层；(j)从沟槽下部区域和底部依次除去第二氧化硅层、多晶硅层、氮化硅层和第一氧化硅层；(k)在沟槽下部区域中，形成一层在步骤(j)中暴露的沟槽侧壁和底部上的衬底的氧化层；以及(l)从沟槽的下部区域除去衬底的氧化层。
附图说明
本发明的特征在所附的权利要求书中已经描述。然而，通过参考下面实施例的详细描述并结合附图可透彻理解发明的本身。
图1至图14是根据本发明制造沟槽式电容器的局部剖面示意图。
图15是应用瓶形沟槽式电容器的一个DRAM单元的剖面示意图，其中的瓶形区域是根据本发明形成的。
具体实施方式
图1至图15是说明根据本发明制造沟槽式电容器的局部剖面示意图。
在图1中，在衬底100中形成沟槽105。衬底100可以是体型硅衬底或者绝缘体上硅(SOI)衬底。衬底100包括最上面的外延硅层。对于本发明目的，硅衬底是定义为体型硅衬底、SOI衬底地硅层、在体型硅或SOI衬底上形成的最上面的外延硅层，或者在任何其它材料的衬底上形成的硅层。沟槽105可以通过许多各向异性蚀刻工艺形成，例如等离子蚀刻和反应离子蚀刻(RIE)，就是本领域已知的平板印刷技术所指的使用硬掩模。衬底100的顶表面110定义出水平或者横向方向并且竖直方向是垂直于水平方向的方向。沟槽105包括侧壁115和底120。图1中，用于给出沟槽105的硬掩模包括在衬底100的顶表面110上形成的氧化衬垫层125以及在氧化衬垫层125的顶表面135上形成的氮化衬垫层130。沟槽105具有宽度W和深度D(深度D是从衬底100的顶表面110开始测量)。W和D是不断缩小的技术设计规则参数，在一个示例中W大约为100nm到200nm以及D大约为6微米到10微米。在一个示例中氧化衬垫层125包括厚度为约40到130的氧化硅和氮化衬垫层130包括厚度为约1500到2500的氮化硅。
在图2中，在沟槽105的侧壁115和底120上形成氧化硅层140，在氧化硅层140和氮化衬垫层130上形成氮化硅层145，并在氮化硅层145上形成多晶硅层150。在形成沟槽105之后，氧化硅层140可以在沟槽105的侧壁115和底120上通过热氧化一层衬底100而形成。可选择地，氧化硅层140可以由多种方法形成，例如本领域已知的化学气相沉积法(CVD)、低压化学气相沉积法(LPCVD)和等离子体增强化学气相沉积法(PECVD)。氮化硅层145和多晶硅层150是保形涂层并且可以由多种方法形成，例如本领域已知的CVD、LPCVD和PECVD。在一个示例中，氧化硅层140的厚度大约为30到100，氮化硅层145的厚度大约为40到150，以及多晶硅层150的厚度大约为200到500。
在图3中，进行高温氧化将多晶硅层150的外层转化成氧化硅层155。在一个示例中，氧化硅层155通过在约1000℃的温度下在干氧气中热氧化法形成，其厚度大约为100到500。可选择地，氧化硅层155可以由保形沉积工艺形成，例如LPCVD。
在图4中，光刻胶层160形成在氧化硅层150的顶表面165上。光刻胶层160填充沟槽105。其它有机材料可以替代光刻胶。
在图5中，抗蚀剂层160凹陷至深度D1，该深度是从硅衬底100的顶表面110开始测量。深度D1界定出沟槽105的上部区域170和下部区域175。可以选择深度D1以相应低于在衬底100上部区域中形成的P阱的底，在衬底100上部区域将形成DRAM存储单元的N型通道场效应晶体管(NFET)(见图15)。在DRAM单元运用埋入带(buried strap)的情况下，D1限定出邻近埋入带形成环状氧化物的区域的深度，埋入带将NFET的源极连接到电容器的多晶硅极板(见图15)。环状氧化物将上部区域170的全部或者上部从DRAM存储单元的NFET隔开。在一个示例中，D1大约为1.0微米到2.0微米。可以通过许多本领域已知的不蚀刻氧化硅的RIE工艺技术使抗蚀剂层160凹陷。
在图6中，没有被抗蚀剂层160覆盖的部分氧化硅层155被除去，例如使用缓冲HF法、化学下游蚀刻法(CDE)或者其它基于等离子的蚀刻工艺，由此暴露出在沟槽105上部区域170中的多晶硅层150。
在图7中，除去抗蚀剂层160(见图6)，例如，使用黄氏(Huang)清洗剂(H₂SO₄和H₂O₂以及NH₄OH和H₂O₂的水溶混合物)然后用SC-2清洗(HCl水溶液)。
在图8中，例如使用NH₃、NO、N₂O或HNO₃气体进行等离子氮化处理，以将没有被氧化硅层155覆盖的多晶硅层150的外层转化为氮化硅层180。因此在沟槽105中，仅仅在上部区域170中形成氮化硅层180。在一实例中，氮化硅层180的厚度大约为5到50。
如下文所述，在硅衬底中形成瓶形区域的顺序工艺步骤中，氧化硅层140、氮化硅层145、多晶硅层150以及氮化硅层180用作保护沟槽105上部区域170侧壁115的保护层。
在图9中，使用例如稀释HF从沟槽105下部区域175除去氧化硅层155(见图8)，由此暴露出下部区域中的多晶硅层150。
在图10中，通过例如第一次稀释HF蚀刻剂、然后温度大约在50℃至80℃之间的HN₃和H₂O₂的水溶液、接着第二次稀释HF蚀刻剂的三步处理除去沟槽105下部区域175的多晶硅层150，由此暴露出下部区域的氮化硅层145。因为上部区域的多晶硅层被氮化硅层180覆盖，多晶硅层150不会从上部区域170除去。
在图11中，可以通过例如选择氮化硅到氧化硅的CDE工艺步骤或者其它基于等离子的蚀刻工艺步骤除去沟槽105下部区域175中的氮化硅层145，由此暴露出下部区域的氧化硅层140。因为上部区域的氮化硅层145被多晶硅层150覆盖，氮化硅层145不会从上部区域170除去。所有保留的氮化硅层180(见图10)也都被除去由此暴露出上部区域170的多晶硅层150。
在图12中，使用例如水溶稀释HF除去沟槽105下部区域175中的氧化硅层140，由此暴露出下部区域中的沟槽105的侧壁115和底部120。因为上部区域的氧化硅层140被氮化硅层145和多晶硅层150覆盖，氧化硅层140不会从上部区域170除去。
在图13中，进行热氧化步骤在沟槽105的所有暴露的表面上形成氧化物层185，并且将上部区域170上的多晶硅层150(见图12)转化为氧化硅层190。因为氮化硅层145提供了保护，上部区域170中沟槽105的侧壁115不会被氧化。在一个例子中，在炉子中使用干氧以大约1000℃的温度进行热氧化步骤。也可以在大约800℃温度采用湿氧化(使用H₂O或者H₂O和O₂的混合物)。在一个例子中，氧化硅层185的厚度T大约是沟槽105宽度W的1/4或更大(见图1)。厚度T是热氧化时间长短的函数。
在图14中，使用例如水溶稀释HF除去氧化硅层185和190(见图13)，在下部区域175(见图13)中形成沟槽105的瓶形区域205的侧壁195和底200。图13的沟槽105变成图14的沟槽105A，并且具有类似“瓶子”的形状，上部区域170是“瓶子”的“瓶颈”。另外一种说明沟槽105A几何形状的方式是沟槽105A的下部区域175的横截面积大于沟槽105A的上部区域170的横截面积。瓶形区域205的宽度为W1。尽管希望宽度W1较大，例如通过增加侧壁115和底部120的表面积增加电容量，但是宽度W1的最大值受限于集成电路芯片中相邻沟槽105A之间的间隔。相邻沟槽不允许接触。在一个例子中W1大约等于W的1.5倍到2倍(见图1)。
注意瓶形区域205的形成当中没有进行硅蚀刻。使用硅蚀刻剂会在“瓶子”的形成过程中导致各种缺陷，因为保护层中的小孔可以造成上部区域170侧壁115中硅的蚀刻，并因为硅蚀刻剂可以导致瓶形区域205的侧壁195变得粗糙。任意一种这样的缺陷都会不利地影响工艺产量、可靠性以及DRAM性能。
图15是应用了瓶形沟槽式电容器的一个DRAM单元的剖面示意图，其瓶形区域是依照本发明形成的。在图15中，使用适当的湿法蚀刻工艺除去上部区域170侧壁115上的氮化硅层145和氧化硅层140。如下文简要所述，在除去氮化硅层145和氧化硅层140之后，一个DRAM单元就完成了。
使用例如LPVCD工艺，在沟槽105A中暴露的硅表面上形成氧化硅层210，和在氧化硅层上形成节点氮化物层215。使用例如热氧化工艺在节点氮化硅层215上形成氮氧化物层220。例如使用LPVCD工艺，在沟槽105A中沉积N-掺杂第一多晶硅层225。使用例如各向同性蚀刻工艺，从上部区域170的上部170A中除去第一多晶硅层225。使用例如HF和乙二醇的混合物，从上部区域170的上部170A中除去节点氮化物层215和氮氧化物层220。
使用例如LPVCD工艺，在上部区域170的上部170A中形成环状氧化物层230。使用例如LPVCD工艺，在上部区域170的上部170A中沉积N型掺杂的第二多晶硅层235，然后例如使用RIE工艺进行回蚀刻。使用例如湿法蚀刻工艺除去第二多晶硅层235上暴露的环状氧化物层230。
为了不同的保持时间控制，进行等离子氮化工艺以形成氮化层240。使用例如LPVCD工艺沉积N型掺杂的第三多晶硅层245，并且通过从第三多晶硅层245的掺杂剂的外扩散(例如砷)形成埋入带250。使用例如RIE工艺对第三多晶硅层245进行回蚀刻，并使用例如LPVCD或者PEVCD工艺形成厚氧化物层255。
形成浅沟槽隔离(STI)(未示出)，除去氧化衬垫层125和氮化衬垫层130，然后形成栅极介电层260。通过使用间隔件、外延注入以及源/漏离子注入工艺形成源极265和漏极270，然后例如使用多晶硅LPVCD和RIE工艺形成栅电极275A和275B。栅电极275A是DRAM单元280的字线(WLs)而栅电极275B是通往其它DRAM单元的通过字线。
第一、第二以及第三多晶硅层225、235以及240是可以用于填充沟槽105A的导电材料的例子，并且可以作为瓶形沟槽式电容器285的第一极板。已知的许多其它介电层和导电极板材料的组合以及形成介电层和极板的方法也是合适的。
在NFET栅极式DRAM单元中应用瓶形沟槽式电容器285的情况下，衬底100的P阱区域290被示意处于相对于上部区域170的适当位置。P阱区域285可以在形成瓶形沟槽式电容器280之后或者形成所述沟槽105(见图14)之前形成。
因此，本发明提供了一种瓶形沟槽式电容器工艺，其在电容器瓶形部分形成期间降低产生缺陷和使相邻沟槽兼并的敏感性。
本发明具体实例的描述给予了本发明更好的理解。本发明并不局限于这里描述的具体实施例的细节，在不脱离本发明的范围的情况下，可以有各种各样的变更、修正以及代替，这些对于本领域的技术人员是显而意见的。因此，本说明目的是下述权利要求书中覆盖了在本发明的主旨和范围之内所有的变更和改变。