电压电平变换电路及半导体集成电路装置.pdf

本发明的目的是提供可以缩短输出信号从高电平变化到低电平时的过渡期间的电压电平变换电路及半导体集成电路装置。对第1、第2晶体管的栅极端子供给差动信号。第3晶体管的一端及栅极端子连接到信号输出节点。第4晶体管的一端及栅极端子连接到第2晶体管的另一端。第5晶体管连接到电源端子和第3晶体管的另一端之间，栅极端子连接到第2及第4晶体管的公共连接节点。第6晶体管连接到电源端子和第4晶体管的另一端之间，栅极端子连接到信号输出节点。第7晶体管插入在电源端子和信号输出节点之间，栅极端子连接到第5晶体管的栅极端子。第8晶体管插入在电源端子和第2及第4晶体管的公共连接节点之间，栅极端子连接到第6晶体管的栅极端子。

1.  一种电压电平变换电路，包括：
第1极性的第1晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到第1电源电压的供给端子，源极、漏极端子的另一个端子连接到信号输出节点，进行电平变换的差动信号的一个输入信号供给到栅极端子；
第1极性的第2晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第1电源电压的供给端子，进行电平变换的差动信号的另一个输入信号供给到栅极端子；
第2极性的第3晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子及栅极端子连接到所述信号输出节点；
第2极性的第4晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子及栅极端子连接到所述第2晶体管的源极、漏极端子的另一个端子；
第2极性的第5晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到第2电源电压的供给端子，源极、漏极端子的另一个端子连接到所述第3晶体管的源极、漏极端子的另一个端子，栅极端子连接到所述第4晶体管的栅极端子；
第2极性的第6晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第2电源电压的供给端子，源极、漏极端子的另一个端子连接到所述第4晶体管的源极、漏极端子的另一个端子，栅极端子连接到所述第3晶体管的栅极端子；
第2极性的第7晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第2电源电压的供给端子，源极、漏极端子的另一个端子与所述信号输出节点耦合，栅极端子连接到所述第5晶体管的栅极端子；以及
第2极性的第8晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第2电源电压的供给端子，源极、漏极端子的另一个端子与所述第2晶体管的源极、漏极端子的另一个端子耦合，栅极端子连接到所述第6晶体管的栅极端子。

2.  如权利要求1所述的电压电平变换电路，其中，所述差动信号的一个信号和另一个信号的各自的振幅的电位差比所述第1、第2电源电压间的电位差小。

3.  如权利要求1所述的电压电平变换电路，其中，还包括：
第1电阻性元件，连接在所述第7晶体管的源极、漏极端子的另一个端子和所述信号输出节点之间；以及
第2电阻性元件，连接在所述第8晶体管的源极、漏极端子的另一个端子和所述第2晶体管的源极、漏极端子的另一个端子之间。

4.  如权利要求3所述的电压电平变换电路，其中，所述第1、第2电阻性元件分别具有第2极性的第9、第10晶体管，所述第2极性的第9、第10晶体管具有源极、漏极端子及栅极端子，对栅极端子供给直流偏置电压。

5.  如权利要求3所述的电压电平变换电路，其中，所述第1、第2电阻性元件分别具有电阻元件。

6.  如权利要求1所述的电压电平变换电路，其中，所述第7、第8晶体管的各自的互导被设定为比所述第1、第2晶体管的各自的互导小。

7.  如权利要求1所述的电压电平变换电路，其中，所述第1极性为N沟道，所述第2极性为P沟道。

8.  一种半导体集成电路装置，包括：
第2极性的第1输出晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到第2电源电压的供给端子，源极、漏极端子的另一个端子连接到信号输出端子；
第1极性的第2输出晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到第1电源电压的供给端子，源极、漏极端子的另一个端子连接到所述信号输出端子；
第1电压电平变换电路，具有第1信号输出节点，被供给进行电平变换的第1差动信号，向所述第1信号输出节点输出第1信号，所述第1信号具有比所述第1差动信号的振幅大的振幅；
第2电压电平变换电路，具有第2信号输出节点，被供给进行电平变换的第2差动信号，向所述第2信号输出节点输出第2信号，所述第2信号具有比所述第2差动信号的振幅大的振幅；
第1倒相电路，接收所述第1信号输出节点的信号，对所述第1输出晶体管的栅极端子输出信号；以及
第2倒相电路，接收所述第2信号输出节点的信号，对所述第2输出晶体管的栅极端子输出信号，
所述第1及第2电压电平变换电路分别包括：
第1极性的第1晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第1电源电压的供给端子，源极、漏极端子的另一个端子连接到所述第1或第2信号输出节点，进行电平变换的第1或第2差动信号的一个输入信号供给到栅极端子；
第1极性的第2晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第1电源电压的供给端子，进行电平变换的第1或第2差动信号的另一个输入信号供给到栅极端子；
第2极性的第3晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子及栅极端子连接到所述第1或第2信号输出节点；
第2极性的第4晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子及栅极端子连接到所述第2晶体管的源极、漏极端子的另一个端子；
第2极性的第5晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到第2电源电压的供给端子，源极、漏极端子的另一个端子连接到所述第3晶体管的源极、漏极端子的另一个端子，栅极端子连接到所述第4晶体管的栅极端子；
第2极性的第6晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第2电源电压的供给端子，源极、漏极端子的另一个端子连接到所述第4晶体管的源极、漏极端子的另一个端子，栅极端子连接到所述第3晶体管的栅极端子；
第2极性的第7晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第2电源电压的供给端子，源极、漏极端子的另一个端子与所述第1或第2信号输出节点耦合，栅极端子连接到所述第5晶体管的栅极端子；以及
第2极性的第8晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第2电源电压的供给端子，源极、漏极端子的另一个端子与所述第2晶体管的源极、漏极端子的另一个端子耦合，栅极端子连接到所述第6晶体管的栅极端子。

9.  如权利要求8所述的半导体集成电路装置，其中，还包括：
第1电阻性元件，连接在所述第7晶体管的源极、漏极端子的另一个端子和所述信号输出节点之间；以及
第2电阻性元件，连接在所述第8晶体管的源极、漏极端子的另一个端子和所述第2晶体管的源极、漏极端子的另一个端子之间。

10.  如权利要求9所述的半导体集成电路装置，其中，所述第1、第2电阻性元件分别具有第2极性的第9、第10晶体管，所述第2极性的第9、第10晶体管具有源极、漏极端子及栅极端子，对栅极端子供给直流偏置电压。

11.  如权利要求9所述的半导体集成电路装置，其中，所述第1、第2电阻性元件分别具有电阻元件。

12.  如权利要求8所述的半导体集成电路装置，其中，所述第7、第8晶体管的各自的互导被设定为比所述第1、第2晶体管的各自的互导小。

13.  如权利要求8所述的半导体集成电路装置，其中，所述第1极性为N沟道，所述第2极性为P沟道。

电压电平变换电路及半导体集成电路装置
技术领域
本发明涉及在以多个不同的电源电压工作的半导体集成电路装置内设置的电压电平变换电路。
背景技术
在半导体集成电路装置、特别是在CMOS型半导体集成电路装置中，为了使消耗功率低而发展电源电压的低电压化。例如，对由0.9V～1.1V这样低的电压驱动的半导体集成电路装置供给信号的外部电路，例如由3.0V～3.6V的电源电压驱动。这样，在半导体集成电路装置和驱动它的外部电路的电源电压的值有所不同的情况下，在半导体集成电路装置内，为了实现与外部电路的接口，而设有对电压电平进行变换的电压电平变换电路。
作为这种电压电平变换电路，以往，例如已知(日本)特开平11-195975号公报的图2(b)中记载的电压电平变换电路。该公报中记载的电压电平变换电路具有一对互补电路，所述一对互补电路具有NMOS晶体管及PMOS晶体管，低电压电平的信号供给到一对NMOS晶体管的各栅极端子，并经由另一个PMOS晶体管输出升压后的高电平的信号。
在上述以往电路中，在一个互补电路内，在经由PMOS晶体管输出高电平的信号的状态下，接着使NMOS晶体管为导通状态来输出低电平的信号时，PMOS晶体管和NMOS晶体管同时为导通状态的期间变长，从而输出信号从高电平到低电平的过渡期间变长。
为了解决它，在上述公报的图3中记载的电压电平变换电路中，对于一对互补电路内的各PMOS晶体管串联地连接用于电流断路的PMOS晶体管。
但是，在这种电压电平变换电路中，如果供给到NMOS晶体管的栅极端子的低电压电平的信号下降，则正向电阻减小，所以不能谋求对输出信号从高电平变化到低电平时的过渡期间的缩短改善。
发明内容
本发明是考虑上述情况完成的，其目的是，提供一种可以谋求缩短输出信号从高电平变化到低电平时的过渡期间的电压电平变换电路及半导体集成电路装置。
根据本发明的一个方案，提供一种电压电平变换电路，包括：第1极性的第1晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到第1电源电压的供给端子，源极、漏极端子的另一个端子连接到信号输出节点，进行电平变换的差动信号的一个输入信号供给到栅极端子；第1极性的第2晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第1电源电压的供给端子，进行电平变换的差动信号的另一个输入信号供给到栅极端子；第2极性的第3晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子及栅极端子连接到上述信号输出节点；第2极性的第4晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子及栅极端子连接到上述第2晶体管的源极、漏极端子的另一个端子；第2极性的第5晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到第2电源电压的供给端子，源极、漏极端子的另一个端子连接到所述第3晶体管的源极、漏极端子的另一个端子，栅极端子连接到所述第4晶体管的栅极端子；第2极性的第6晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第2电源电压的供给端子，源极、漏极端子的另一个端子连接到所述第4晶体管的源极、漏极端子地另一个端子，栅极端子连接到所述第3晶体管的栅极端子；第2极性的第7晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第2电源电压的供给端子，源极、漏极端子的另一个端子与所述信号输出节点耦合，栅极端子连接到所述第5晶体管的栅极端子；以及第2极性的第8晶体管，具有源极、漏极端子及栅极端子，源极、漏极端子的一个端子连接到所述第2电源电压的供给端子，源极、漏极端子的另一个端子与所述第2晶体管的源极、漏极端子的另一个端子耦合，栅极端子连接到所述第6晶体管的栅极端子。
附图说明
图1是第1实施例的电压电平变换电路的电路图；
图2是表示对第1实施例电路及以往的电压电平变换电路的输入输出特性进行比较的特性图；
图3是第2实施例的电压电平变换电路的电路图；
图4是第3实施例的电压电平变换电路的电路图；
图5是第4实施例的电压电平变换电路的电路图；
图6是第5实施例的半导体集成电路装置的电路图；以及
图7是表示对图6所示的实施例电路及使用以往的电压电平变换电路的输出缓冲器的输入输出特性进行比较的特性图。
具体实施方式
(第1实施例)
图1表示第1实施例的电压电平变换电路。进行电平变换的输入信号In供给到以第1电源电压VDD1进行动作的第1倒相电路(Inverter)11。第1倒相电路11的输出信号供给到以相同的第1电源电压VDD1进行动作的第2倒相电路12。即，通过第1及第2倒相电路11、12，生成具有第1振幅(GND～VDD1)的差动信号In、/In。再有，输入信号In也具有GND～VDD1间的振幅。
在接地电压GND(0V)的供给端子上，连接N沟道的MOS晶体管(以下，称为NMOS晶体管)13的源极、漏极端子的一个端子。上述NMOS晶体管13的源极、漏极端子的另一个端子连接到信号Out的输出节点。在上述NMOS晶体管13的栅极端子上供给上述差动信号In、/In的一个信号In。在接地电压GND的供给端子上，连接NMOS晶体管14的源极、漏极端子的一个端子。在上述NMOS晶体管14的栅极端子上供给上述差动信号In、/In的另一个信号/In。
在上述输出节点上，连接P沟道的MOS晶体管(以下，称为PMOS晶体管)15的源极、漏极端子的一个端子及栅极端子。此外，在上述NMOS晶体管14的源极、漏极端子的另一个端子上连接PMOS晶体管16的源极、漏极端子的一个端子及栅极端子。
PMOS晶体管17的源极、漏极端子的一个端子连接到第2电源电压VDD2的供给端子，源极、漏极端子的另一个端子连接到上述PMOS晶体管15的源极、漏极端子的另一个端子。上述PMOS晶体管17的栅极端子连接到上述PMOS晶体管16的栅极端子。
PMOS晶体管18的源极、漏极端子的一个端子连接到第2电源电压VDD2的供给端子，源极、漏极端子的另一个端子连接到上述PMOS晶体管16的源极、漏极端子的另一个端子。上述PMOS晶体管18的栅极端子连接到上述PMOS晶体管15的栅极端子。
PMOS晶体管19的源极、漏极端子的一个端子连接到第2电源电压VDD2的供给端子，源极、漏极端子的另一个端子连接到上述输出节点。该PMOS晶体管19的栅极端子连接到上述PMOS晶体管17的栅极端子。
PMOS晶体管20的源极、漏极端子的一个端子连接到第2电源电压VDD2的供给端子，源极、漏极端子的另一个端子连接到上述NMOS晶体管14的源极、漏极端子的另一个端子。该PMOS晶体管20的栅极端子连接到上述PMOS晶体管18的栅极端子。
这里，上述PMOS晶体管19的互导(Gm)设定得比NMOS晶体管13的互导小，并且PMOS晶体管20的互导设定得比NMOS晶体管14的互导小。此外，例如，第1电源电压VDD1的值为0.9V，第2电源电压VDD2的值为3.6V。
下面，说明上述结构的电压电平变换电路的动作。首先，输入信号In从高电平(VDD＝0.9V)反转到低电平(GND)时，第1倒相电路11的输出信号/In为高电平(VDD1＝0.9V)，第2倒相电路12的输出信号In为低电平(GND)。此时，NMOS晶体管13截止，NMOS晶体管14导通。
NMOS晶体管14导通时，该NMOS晶体管14的源极、漏极端子的另一个端子被放电至接地电位，从而使栅极端子连接到该端子的PMOS晶体管17、19一起导通。
另一方面，由于在此之前输出节点的信号Out成为低电平(GND)，所以PMOS晶体管15导通。因此，输出节点通过串联经由两个PMOS晶体管17、15的路径和仅经由PMOS晶体管19的路径向高电平(VDD2)急速地充电。输出节点被充电时，若VDD2和信号Out的电平之差成为比PMOS晶体管15的阈值电压的绝对值小，则PMOS晶体管15从导通状态成为截止状态，仅通过互导小的PMOS晶体管19，进行输出节点的充电。在PMOS晶体管15成为截止状态时，信号Out被充电至充分接近VDD2的电平。
接着，在输入信号In从低电平(GND)反转到高电平(VDD1)时，第1倒相电路11的输出信号/In为低电平(GND)，第2倒相电路12的输出信号In为高电平(VDD1)。此时，NMOS晶体管13导通，NMOS晶体管14截止。通过NMOS晶体管13导通，输出节点经由该NMOS晶体管13被放电到低电平(GND)。但是，PMOS晶体管19仍然导通，在第2电源电压VDD2的供给端子和接地电压(GND)的供给端子之间流过贯通电流。此时，PMOS晶体管19的导通电流成为使信号Out下降到低电平时的阻碍。可是，PMOS晶体管19的互导比NMOS晶体管13的互导小，流过PMOS晶体管19的电流非常少，所以信号Out迅速地下降到接地电平。
另一方面，若信号Out成为低电平，则PMOS晶体管20导通，PMOS晶体管16和NMOS晶体管14的公共连接端子的信号从低电平(GND)向高电平(VDD2)依次上升。然后，若VDD2和该公共连接端子的电位之差比PMOS晶体管16或17的阈值电压的绝对值小，则PMOS晶体管16及17从导通状态成为截止状态。而且，与此同时，PMOS晶体管19也成为截止状态，从第2电源电压VDD2的供给端子对输出节点的充电停止。
图2将上述实施例及前面的以往例公报的图2(b)中记载的电压电平变换电路的输入输出特性比较表示。这种情况下，输入信号In是相同的，就输出信号Out来说，上述实施例电路的输出信号用特性A表示，以往电路的输出信号用特性B表示。
在NMOS晶体管13导通从而输出节点被放电到接地电位，信号Out从高电平变化到低电平时，在上述实施例电路的情况下，由于互导小，输出节点通过驱动力弱的PMOS晶体管19产生的微小电流而被充电，所以如用特性A所示那样，信号Out可以从VDD2电位急速地下降到GND电位。即，可以谋求输出信号Out从高电平变化到低电平时的过渡期间的缩短。
相反，在前面的以往例公报的图2(b)中记载的以往电路的情况下，在对输出节点进行放电的NMOS晶体管导通时，由于输出节点通过具有与该NMOS晶体管同等的大驱动力的PMOS晶体管产生的大电流而被充电，所以如用特性B所示那样，在信号Out从VDD2电位下降到GND电位时需要非常长的过渡期间。
(第2实施例)
图3表示第2实施例的电压电平变换电路。第2实施例的电压电平变换电路，与图1所示的第1实施例电路相比，不同点仅在于，为了进一步减小流过PMOS晶体管19、20的电流，对于PMOS晶体管19、20，将作为电阻性元件的PMOS晶体管21、22的源极、漏极端子间串联连接，其他结构与图1相同。
再有，为了充分提高新追加的PMOS晶体管21、22的导通电阻值，供给到各自的栅极端子的直流偏置电压VBIAS的值优选小于等于从第2电源电压VDD2减去PMOS晶体管21、22的阈值电压的绝对值VthP之后的值，即小于等于(VDD2-|VthP|)。
在该实施例的电压电平变换电路中，与第1实施例电路同样，可获得能够缩短输出信号Out从高电平变化到低电平时的过渡期间的效果，并且即使所输入的差动信号In、/In的振幅变得更小，也可进行电平变换。即，即使差动信号被低电压化，也可确保动作范围宽。
(第3实施例)
图4表示第3实施例的电压电平变换电路。该实施例的电压电平变换电路与图1所示的第1实施例电路相比，不同点仅在于，为了进一步减小流过PMOS晶体管19、20的电流，对于PMOS晶体管19、20，串联连接作为电阻性元件的电阻元件23、24，其他结构与图1相同。
即使是该实施例的电压电平变换电路，也可以获得与第2实施例的情况同样的效果。
(第4实施例)
图5表示第4实施例的电压电平变换电路。该实施例的电压电平变换电路与图1所示的第1实施例电路相比，不同点仅在于，为了提高供给差动信号的一对NMOS晶体管13、14的驱动力，使用阈值电压比NMOS晶体管13、14更低的NMOS晶体管13B、14B，其他结构与图1相同。
在该实施例的电压电平变换电路中，不仅可以获得与第1实施例同样的效果，而且即使差动信号被低电压化，也可以获得能够确保动作范围宽的效果。再有，MOS晶体管的阈值电压一般可通过对沟道区域的杂质离子的注入量的控制、栅极绝缘膜的膜厚度的调整、晶体管的元件尺寸的调整等方式设定。
再有，对于该第4实施例的电压电平变换电路，通过追加图3所示的PMOS晶体管21、22、或图4所示的电阻元件23、24，也可以进一步减小流过PMOS晶体管19、20的电流的值。
(第5实施例)
图6表示在输出部包括了前面说明的第1、第2、第3、及第4各实施例的电压电平变换电路的第5实施例的半导体集成电路装置。
输出部30包括：PMOS晶体管构成的第1输出晶体管31；NMOS晶体管构成的第2输出晶体管32；被输入进行电平变换的第1差动信号的第1电压电平变换电路33；被输入进行电平变换的第2差动信号的第2电压电平变换电路34；将第1电压电平变换电路33的输出信号反转后供给到第1输出晶体管31的栅极端子的倒相电路35；以及将第2电压电平变换电路34的输出信号反转后供给到第2输出晶体管32的栅极端子的倒相电路36。
第1输出晶体管31的源极、漏极端子的一个端子连接到电源电压(VDD2)的供给端子，源极、漏极端子的另一个端子连接到外部输出端子37。上述第1输出晶体管31的栅极端子上连接倒相电路35的输出端子。第2输出晶体管32的源极、漏极端子的一个端子连接到接地电压(GND)的供给端子，源极、漏极端子的另一个端子连接到上述外部输出端子37。上述第2输出晶体管32的栅极端子上连接倒相电路36的输出端子。再有，上述两个倒相电路35、36以电源电压VDD2进行动作。
第1、第2电压电平变换电路33、34具有从前面说明的第1、第2、第3、及第4实施例中任何一个实施例的电压电平变换电路中除去了第1、第2倒相电路11、12的结构。第1、第2电压电平变换电路33、34也以电源电压VDD2进行动作。
具有倒相电路41、42、43、44、45、“或非”门电路46、以及“与非”门电路47的控制电路48，根据输入信号A及启用信号EN，生成供给到上述第1、第2电压电平变换电路33、34的第1、第2差动信号。该控制电路48内的各门电路分别以电源电压VDD1(VDD1＜VDD2)进行动作。
图6所示的半导体集成电路装置构成将输入信号A进行电平变换后输出的输出缓冲器。
这时，在启用信号EN为高电平(VDD1)时，无论输入信号A的电平如何，“或非”门电路46的输出信号成为低电平(GND)，“与非”门电路47的输出信号成为高电平(VDD1)，供给到第1电压电平变换电路33的与先前的差动信号/In、In相当的信号成为低电平、高电平，供给到第2电压电平变换电路34的与先前的差动信号/In、In相当的信号成为高电平、低电平。
此时，第1电压电平变换电路33的输出信号成为低电平(GND)，第2电压电平变换电路34的输出信号成为高电平(VDD2)。如前面说明的那样，第1、第2电压电平变换电路33、34的输出信号的高电平的信号从VDD1电位被电平变换到VDD2电位。而且，倒相电路35的输出信号成为高电位(VDD2)，倒相电路36的输出信号成为低电位(GND)，第1、第2输出晶体管31、32都成为截止状态。即，这种情况下，外部输出端子37成为高阻抗状态。
启用信号EN为低电平(GND)时，“或非”门电路46及“与非”门电路47的输出信号成为与输入信号A对应的电平，与输入信号A的电平对应的第1、第2差动信号被供给到第1、第2电压电平变换电路33、34。例如，输入信号A为低电平(GND)时，“或非”门电路46及“与非”门电路47的输出信号都成为低电平(GND)，第1、第2电压电平变换电路33、34的输出信号也都成为低电平(GND)。此时，第1输出晶体管31成为截止状态，第2输出晶体管32成为导通状态。即，这种情况下，外部输出端子37的信号Z成为低电位(GND)。
另一方面，在启用信号EN为低电平(GND)，并且输入信号A为高电平(VDD1)时，“或非”门电路46及“与非”门电路47的输出信号都成为高电平(VDD1)，第1、第2电压电平变换电路33、34的输出信号也都成为高电平(VDD2)。此时，第1输出晶体管31成为导通状态，第2输出晶体管32成为截止状态。即，这种情况下，外部输出端子37的信号Z成为高电位(VDD2)。
在这样的结构的半导体集成电路装置中，由于可以谋求第1、第2电压电平变换电路33、34的输出信号从高电位过渡到低电位时的过渡期间的缩短，所以可以缩短输出缓冲器的输入输出信号间的延迟时间。
图7将使用了图6所示的实施例及先前的以往例公报的图2(b)中记载的电压电平变换电路的输出缓冲器的输入输出特性比较表示。再有，横轴表示电源电压VDD1(V)，纵轴表示输出缓冲器的延迟时间(Delay Time)(nS)。就延迟时间来说，上述实施例电路用特性A表示，以往电路用特性B表示。
从图7可知，即使在电源电压VDD1V的值为0.9V的情况下，与以往相比，也实现了延迟时间的缩短，但随着电源电压VDD1(V)的值下降，缩短延迟时间的效果更加明显。
对于本领域技术人员来说，附加的优点和改进将容易地实现。因此，在其更宽广的方面，本发明不限于上述展示及说明的特定的细节和代表性的实施方式。当然，在不脱离由所附的权利要求及其等同物所限定的总发明构思的精神或范围的情况下，可以进行各种改进。
本申请基于并要求2005年3月29日申请的日本专利申请No.2005-095442的优先权，其全部内容在此通过引用被结合。