形成存储器件的方法.pdf

本发明提供一种形成存储器件的方法，该方法包括：在一半导体衬底上形成第一隔离结构及第二隔离结构，该第一隔离结构与该第二隔离结构在其间界定一有源区；及蚀刻该有源区内所提供的半导体衬底的一部分以界定一台阶式轮廓，从而使得该有源区包括一第一垂直部分及一上主要表面，该第一垂直部分在该上主要表面上延伸。

1.  一种形成存储器件的方法，其包括：
在一半导体衬底上形成第一隔离结构及第二隔离结构，该第一隔离结构与该第二隔离结构在其间界定一有源区；及
蚀刻该有源区内所提供的该半导体衬底的一部分以界定一台阶式轮廓，从而使该有源区包括一第一垂直部分及一上主要表面，该第一垂直部分在该上主表面上延伸。

2.  如权利要求1所述的方法，其进一步包括：
形成一相邻于该第一隔离结构所提供的第一间隔物。

3.  如权利要求2所述的方法，其中该第一间隔物具有一倾斜面，且其位于该第一垂直部分上。

4.  如权利要求2所述的方法，其中该蚀刻步骤提供一在该有源区的该上主要表面上延伸的第二垂直部分，该方法进一步包括：
形成一相邻于该第二隔离结构所提供的第二间隔物，其中该第一隔离结构及该第二隔离结构为第一浅沟槽隔离结构及第二浅沟槽隔离结构，
其中将该第一间隔物及该第二间隔物用作一掩模以蚀刻该衬底。

5.  如权利要求1所述的方法，藉由执行一倾斜注入方法，使该有源区的至少一第一部分具有掺杂物。

6.  如权利要求5所述的方法，其中该倾斜注入方法包括使用一4至15度的注入角来将所述掺杂物注入该有源区的该第一部分中。

7.  如权利要求6所述的方法，其中藉由执行一垂直注入方法，使该有源区的至少一第二部分具有掺杂物，其中该垂直注入方法包括使用一大体上0度的注入角来将所述掺杂物注入该有源区的该第二部分中。

8.  如权利要求2所述的方法，其中该第一间隔物具有一100至1000的宽度。

9.  如权利要求2所述的方法，其中使用氧化物薄膜或氮化物薄膜之一来形成该第一间隔物。

10.  如权利要求1所述的方法，其进一步包括：
在该蚀刻步骤之后，退火该半导体衬底，以润圆一由该台阶式轮廓所界定的拐角。

11.  如权利要求10所述的方法，其中在一介于800℃与1100℃之间的温度下执行该退火。

12.  如权利要求11所述的方法，其中使用该退火步骤来形成一具有一10至30厚度的介电薄膜。

13.  如权利要求10所述的方法，其进一步包括：
移除一作为该退火的结果而形成于该衬底上的氧化物薄膜；及
其后，在该半导体衬底上于该有源区内形成一隧道氧化物。

14.  如权利要求13所述的方法，其中使用一自由基氧化方法来形成该隧道氧化物。

15.  一种形成存储器件的方法，其包括：
在一半导体衬底上形成第一隔离结构及第二隔离结构，该第一隔离结构与该第二隔离结构在其间界定一有源区；
分别形成相邻于该第一隔离结构及该第二隔离结构所提供的第一间隔物及第二间隔物，该第一间隔物及该第二间隔物曝露该衬底的一部分；及
蚀刻该衬底的该曝露部分以界定一台阶式轮廓，从而使得该有源区包括第一垂直部分及第二垂直部分及一上主要表面，该第一垂直部分及该第二垂直部分在该上主要表面上延伸，该第一垂直部分提供于该第一间隔物的正下方，该第二垂直部分提供于该第二间隔物的正下方。

形成存储器件的方法
技术领域
本发明涉及一种使用台阶式浅沟槽隔离(STI)轮廓来形成存储器件的晶体管的方法。
背景技术
通常，使用诸如与非门(NAND)闪存器件的具有小单元尺寸的半导体存储器件作为便携式装置的大容量储存器。与非门闪存经调适以提供小型化并降低每比特的成本，同时保持存储器件的特性。对于与非门器件而言，单元区域及周边区域中的晶体管的尺寸需减小以降低每比特的成本。然而，单元及周边区域中的单元尺寸的减小通常会导致相应晶体管性能的劣化。
在吉比特级的与非门闪存中，使用0.1μm或更小的单元栅极长度，且使用约0.1至0.3μm的周边晶体管栅极长度。具有这么小或这么短的沟道的与非门器件会遇到多种问题，包括漏电流。基于此原因，许多人已试图使用诸如口袋及晕圈(Pocket and Halo)技术的多种方法来解决漏电流及其它短沟道效应。
图1展示一典型晶体管的布局。在图1中，″M″指示金属，″CT″指示接触，且″FOX″指示有源区之间的区域或场区域。此外，为减小整个芯片尺寸且保持单元及周边区域中良好的晶体管特性，已使用图1中所示的宽有源区宽度(ACT)。然而，由于沟道极短的影响，单元晶体管易发生漏电流。当错误地读取单元的程序状态及擦除状态时，会出现多个问题，因为随着有源区减小会变得更难以提供充足电流，所以电路故障及/或维持电流增加。结果，随着沟道尺寸缩小，晶体管的性能受到影响。
图2展示一晶体管的剖视图，如上文所述，该晶体管通常用于补偿由于栅极长度(或沟道尺寸)的减小而引起的漏电流问题。栅极140形成于半导体衬底100上。藉由离子注入来减小结的耗尽宽度，从而补偿漏电流。栅极间隔物150形成于栅极140的侧壁上。
此方法藉由提供选择性地注入结末端的口袋及晕圈注入物130以减小结的耗尽宽度而补偿漏电流。此外，形成浅结120以补偿深结110的问题。为减小Rs(表面电阻)及Rc(接触电阻)，已使用诸如藉由注入Si及Ge而形成非晶结的方法。
然而，此方法难以实施，且亦难以均匀地获得每一单元晶体管的所要特性。因此，减小芯片尺寸同时保持所需晶体管特性为半导体产业的艰难挑战。
发明内容
本发明的实施例涉及形成诸如与非门器件的存储器件中的晶体管。以如下方式形成晶体管：藉由使用台阶式STI轮廓(其使用间隔物)来改良单元区域及周边区域(peripheral region/peri-region)中的晶体管的性能。在此方法下获得较实际STI间距宽的宽有源区宽度。
本发明的一实施例提供一种使用台阶式元件隔离薄膜轮廓来形成与非门闪存器件的晶体管的方法，该方法包括以下步骤：在一半导体衬底上形成一衬垫氧化物薄膜及一绝缘氮化物薄膜；经由一掩模图案形成用于隔离的沟槽；在沟槽内形成侧壁氧化物薄膜；在半导体衬底的整个表面上形成一高密度等离子体氧化物薄膜，以使得完全填充沟槽；使用CMP方法移除高密度等离子体氧化物薄膜，以使得曝露绝缘氮化物薄膜；移除绝缘氮化物薄膜，以形成一隔离薄膜；在隔离薄膜的两个侧壁上形成台阶式元件隔离薄膜间隔物；及藉由台阶式元件隔离薄膜蚀刻方法来移除衬垫氧化物薄膜，以形成一台阶式元件隔离薄膜轮廓。
在一实施例中，一种形成存储器件的方法包括：在一半导体衬底上形成第一隔离结构及第二隔离结构，该第一隔离结构与该第二隔离结构在其间界定一有源区；及蚀刻该有源区内所提供的半导体衬底的一部分以界定一台阶式轮廓，从而使得该有源区包括一第一垂直部分及一上主要表面，该第一垂直部分在该上主要表面上延伸。隔离结构为浅沟槽隔离结构。
附图说明
图1展示一典型晶体管的布局；
图2为一典型晶体管的剖视图；
图3A至图3E说明根据本发明一实施例使用一台阶式STI轮廓来形成与非门闪存器件的晶体管的方法。
图4A展示根据本发明一实施例的有源区的布局，其中获得一台阶式STI有源区宽度。
图4B及图4C说明图4A的有源区的横截面视图。
主要组件符号说明
300    半导体衬底
302    衬垫氧化物薄膜
304    STI氮化物薄膜
306    沟槽
307    STI轮廓
308    侧壁氧化物薄膜
310    HDP氧化物薄膜
311    介电层
312    台阶式STI间隔物
313    宽度
314    台阶式STI轮廓
316    垂直注入步骤
317    垂直部分
318    倾斜注入步骤
319    区域
320    多晶硅层
具体实施方式
现将使用特定实施例及附图来详细描述本发明。
图3A至图3E为用于说明根据本发明一实施例使用一台阶式STI轮廓来形成与非门闪存器件的方法的剖视图。执行台阶式STI工艺以界定一晶体管的具有足够尺寸的有源区同时减小芯片尺寸。
参看图3A，在半导体衬底300上依序形成衬垫氧化物薄膜302及STI氮化物薄膜304。在半导体衬底300上形成STI掩模(未图示)。本文所使用的术语″上(on)″用于指第一物体位于第二物体上方的位置，其中第一物体与第二物体可或可不彼此直接接触。藉由光刻方法使用该STI掩模(未图示)来选择性地蚀刻STI氮化物薄膜304、衬垫氧化物薄膜302及半导体衬底300，以在半导体衬底300的预定区域(或场区域(FOX))中形成沟槽306。在移除STI掩模(未图示)之后，执行侧壁氧化工艺，以在沟槽306上形成氧化物薄膜(或侧壁氧化物薄膜)308。蚀刻侧壁氧化物薄膜308，以从氮化物薄膜304将其移除。所得氧化物薄膜308充当沟槽306的内衬或涂层。
参看图3B，藉由在半导体衬底300上沉积诸如高密度等离子体(HDP)氧化物薄膜310的介电材料来执行间隙填充工艺以完全填充沟槽306。使用化学机械抛光(CMP)方法来移除HDP氧化物薄膜310，直至大体上曝露STI氮化物薄膜304为止。在CMP工艺之后亦可执行清洗工艺，以移除来自CMP工艺的剩余物。移除所曝露的STI氮化物薄膜304以形成STI轮廓307。半导体衬底300的上表面与STI结构的上表面之间地高度称为有效FOX高度(EFH)。EFH用于在有源区周围形成″壕沟(moat)″，且防止损坏随后将形成的隧道氧化物薄膜。根据一实施例，EFH为200至500，但在其它实施例中，其亦可为不同高度。
参看图3C，藉由(例如)使用LP-TEOS、HTO或MTO在STI轮廓307及衬底上形成给定厚度的介电层(氧化物或氮化物薄膜)311。介电层311的沉积厚度决定待形成的台阶式STI间隔物的宽度(参见图3D)。
参看图3D，蚀刻介电层311以在STI轮廓的侧壁上形成台阶式STI间隔物312。执行蚀刻工艺，以使得台阶式STI间隔物312中的每一间隔物皆自STI结构的上表面朝向有源区向下倾斜。在本实施例中，蚀刻工艺为各向同性蚀刻。在本实施例中，台阶式STI间隔物具有100至1000的宽度313。若宽度313不具有足够厚度，则待提供于STI间隔物312下方的有源区部分将不具有足够厚度，从而使其难以有效地充当有源区。因为宽度313对应于介电层311的厚度，所以可使用介电层311的沉积来控制间隔物的宽度313。尽管将STI间隔物312描述为具有倾斜形状，但在其它实施例中，其亦可具有不同形状(例如，矩形形状)。在本实施例中，STI间隔物的倾斜形状使得栅极材料的随后沉积更易实施。
为形成台阶式STI轮廓(step STI profile)314，蚀刻硅衬底300的未被STI间隔物312覆盖的部分。亦即，将间隔物312用作硅蚀刻的掩模。蚀刻衬底至B深度。深度B的最大尺寸部分地取决于随后的栅极形成技术。举例而言，沟槽纵横比(即，深度比宽度)愈高，使用多晶硅来完全填充沟槽而无空隙则愈困难，其中多晶硅为用于与非门器件的栅极材料之一。
随着台阶式STI轮廓314的形成，有效宽度增加了深度B的两倍之多。有源区的所得增加使得能够增加晶体管的导通电流。如图3D中所示，无台阶式STI的单元晶体管的总有效宽度为A+2C。如图3D中所示，在具有台阶式STI轮廓314的情况下，有效宽度增加了2B之多。亦即，总有效宽度变成A+2C+2B，″A″指示两个台阶式STI轮廓314之间所提供的间隔，″B″指示台阶式STI轮廓314的深度，且″C″指示台阶式STI间隔物312的宽度。因此，台阶式STI轮廓314的形成增加了与单元相关联的有源区，藉此改良单元晶体管的性能而不会相对于衬底的表面增加单元尺寸。或者，可获得减小的单元尺寸，同时保持相同晶体管性能(例如，对于导通电流量)。
此外，由于增加了存储器件(例如，与非门闪存器件)的每单位单元的有效宽度，所以亦增加Fouler-Nordheim(FN)电流(视有源区的增加的宽度而定)，从而获得更快的程序速度。
参看图3E，在形成台阶式STI轮廓314之后，根据一实施例执行第一及第二结注入步骤316及318，以形成掺杂区域(例如，源极区域及漏极区域)。由于相邻于STI轮廓307且在有源区的主要上表面上形成有源区的垂直部分317，所以需要在垂直部分317上以及相邻于栅极结构的区域319中执行结注入工艺。执行垂直注入步骤316以将离子注入区域319中(第一注入步骤)。该垂直注入步骤具有0度的注入角(即，离子大体上与衬底的表面正交地进入衬底)。使用倾斜注入步骤318以将离子注入垂直部分317中(第二注入步骤)。藉由相对于垂直注入步骤增加约4至15度来执行该倾斜注入步骤。执行倾斜注入步骤318以使得tan(α)＜D/E，其中D为栅极与垂直部分317之间的距离，且E为栅极高度。在其它应用中，可以颠倒次序来执行步骤316及步骤318。亦可接连地重复执行步骤316及步骤318，直至垂直部分317及区域319具有所要掺杂物浓度为止。
在执行注入步骤之后，形成隧道氧化物(tunnel oxide)。在一实施例中，使用自由基隧道氧化方法来形成隧道氧化物。在衬底上在隧道氧化物上及两个STI轮廓314内沉积多晶硅层。图3D中所示的台阶式STI轮廓314的纵横比(AR)(即，深度(B)比间隔(A))不应过高，以便沉积多晶硅而无空隙。
在本实施例中，在形成台阶式STI轮廓314之后且在形成隧道氧化物之前，在氧环境中执行退火步骤，以润圆STI轮廓314的底部拐角。在800℃至1100℃下执行退火，以形成具有10至30厚度的氧化物薄膜。其后，藉由(例如)使用湿式蚀刻方法移除该氧化物薄膜，从而使拐角变圆。此外，藉由退火步骤来修复由硅蚀刻所导致的硅晶体的损坏。
若无此退火步骤而直接在衬底上(即，直接在STI轮廓314的尖拐角部分上)形成隧道氧化物，则在拐角处会出现氧化物变薄现象。若出现氧化物变薄，则晶体管中产生隆起(hump)的可能性就很高。在形成隧道氧化物薄膜之后，执行额外工艺以制造存储器件。
图4A展示根据本发明一实施例具有台阶式STI轮廓以增加有效宽度的内存单元的布局的俯视图。如图4A中所示，在有源区(ACT)内形成一台阶式STI有源区(STI ACT)。STI ACT为一界定于台阶式STI轮廓314之间的区域。因此，ACT区域经配置以使其比现有技术的有源区宽出台阶式STI轮廓的两倍深度。图4B说明沿箭头BB截取的图4A的内存单元的横截面视图。如图所示，将多晶硅层320沉积于台阶式STI轮廓314之间。图4C说明沿箭头CC截取的图4A的内存单元的横截面视图。数字322说明有效宽度的增加。
如上文所提及，根据本发明，藉由形成间隔物及蚀刻来形成台阶式STI轮廓。因此，可确保宽有效宽度，且可改良单元区域及周围区域中的晶体管的性能。此外，由于可减小芯片尺寸以节省每比特的制造成本。可改良单元电流及程序速度。
尽管已参考优选实施例进行前述描述，但应了解，本领域的技术人员在不脱离本发明及权利要求的范畴的情况下可对本发明进行改变及修正。