使用物理改性层的晶体管及其操作和制造方法.pdf

本发明提供了一种使用物理改性层的晶体管，一种操作该晶体管的方法，和一种制造该晶体管的方法。该晶体管包括在衬底上形成的绝缘层、第一和第二导电层图案、物理改性层、高介电层、和栅电极。第一和第二导电层图案在所述绝缘层上彼此分隔开。所述物理改性层形成在第一和第二导电层图案之间的绝缘层部分上。所述高介电层堆叠在物理改性层上，且所述栅电极形成在所述高介电层上。

1.  一种晶体管，包括：
衬底；
绝缘层，形成在所述衬底上；
第一导电层图案和第二导电层图案，在所述绝缘层上彼此分隔开；
物理改性(physical property-changing)层，形成在所述第一和第二导电层图案之间的绝缘层上；
高介电层，堆叠在所述物理改性层上；和
栅电极，形成在所述高介电层上。

2.  根据权利要求1所述的晶体管，其中所述物理改性层是这样的材料层，其具有根据所述第一和第二导电层图案之间的电位差而从金属转变成半导体或从半导体转变成金属的物理性质。

3.  根据权利要求1所述的晶体管，其中所述物理改性层是从由硫属化物(chalcogenide)材料层、过渡金属氧化物层、包含过渡金属氧化物的合成金属层、氧化铝层和包含氧化铝的合成金属层所组成的组中挑选的一种。

4.  根据权利要求3所述的晶体管，其中构成所述过渡金属氧化物层的金属是从由钛(Ti)、钒(V)、铁(Fe)、镍(Ni)、铌(Nb)和钽(Ta)所组成的组中挑选的一种。

5.  根据权利要求1所述的晶体管，其中所述高介电层是Al₂O₃层、HfO₂层和ZrO₂层之一。

6.  根据权利要求1所述的晶体管，其中所述第一和第二导电层图案是金属层和硅化物层之一，其与所述物理改性层形成肖特基结。

7.  根据权利要求6所述的晶体管，其中所述金属层是铝(Al)层、钛(Ti)层和金(Au)层之一。

8.  根据权利要求6所述的晶体管，其中所述硅化物层是PtSi层和NiSi₂层之一。

9.  一种操作包括衬底、形成在所述衬底上的绝缘层、在所述绝缘层上彼此分隔开的第一导电层图案和第二导电层图案、形成在所述第一和第二导电层图案之间的绝缘层上的物理改性层、堆叠在所述物理改性层上的高介电层、和形成在所述高介电层上的栅电极的晶体管的方法，所述方法包括：
保持第一和第二导电层图案之间的电位差并施加0V电压或不同于该0V电压的电压到所述栅电极。

10.  根据权利要求9所述的方法，其中所述不同的电压是比所述0V电压大的电压。

11.  根据权利要求9所述的方法，其中所述电位差小于当0V施加到栅电极时施加在所述第一和第二导电层之间以把物理改性层转变为金属层的最小电位差。

12.  根据权利要求9所述的方法，其中所述物理改性层是从由硫属化物材料层、过渡金属氧化物层、包含过渡金属氧化物的合成金属层、氧化铝层和包含氧化铝的合成金属层所组成的组中挑选的一种。

13.  根据权利要求12所述的方法，其中所述构成所述过渡金属氧化物层的金属是从由钛(Ti)、钒(V)、铁(Fe)、镍(Ni)、铌(Nb)和钽(Ta)组成的组挑选的一种。

14.  根据权利要求9所述的方法，其中所述第一和第二导电层图案是金属层和硅化物层之一，其与所述物理改性层形成肖特基结。

15.  根据权利要求14所述的方法，其中所述金属层是铝(Al)层、钛(Ti)层和金(Au)层之一。

16.  根据权利要求14所述的方法，其中所述硅化物层是PtSi层和NiSi₂层之一。

17.  一种制造晶体管的方法包括：
在衬底上形成绝缘层；
在所述绝缘层上形成彼此分隔开的第一导电层图案和第二导电层图案；
在所述绝缘层上顺序堆叠覆盖所述第一和第二导电层图案的物理改性层、高介电层和栅电极；和
顺序刻蚀部分所述栅电极、所述高介电层和所述物理改性层以暴露部分所述第一和第二导电层图案。

18.  根据权利要求17所述的方法，其中所述第一和第二导电层图案的形成包括：
形成掩模，其暴露出将要在其中形成所述第一和第二导电层图案的绝缘层的区域；
在所述绝缘层的暴露区域上形成导电层；和
移除该掩模。

19.  根据权利要求17所述的方法，其中所述物理改性层是金属层，其具有根据所述第一和第二导电层图案之间的电位差而从金属转变为半导体或者从半导体转变为金属的物理性质。

20.  根据权利要求19所述的方法，其中所述材料层是从由硫属化物材料层、过渡金属氧化物层、包含过渡金属氧化物的合成金属层、氧化铝层和包含氧化铝的合成金属层所组成的组中挑选的一种。

21.  根据权利要求20所述的方法，其中构成所述过渡金属氧化物层的金属是从由钛(Ti)、钒(V)、铁(Fe)、镍(Ni)、铌(Nb)和钽(Ta)所组成的组中挑选的一种。

22.  根据权利要求17所述的方法，其中所述高介电层是Al₂O₃层、HfO₂层和ZrO₂层之一。

23.  根据权利要求17所述的方法，其中所述第一和第二导电层图案是金属层和硅化物层之一，其与所述物理改性层形成肖特基结。

使用物理改性层的晶体管及其操作和制造方法
技术领域
本发明涉及一种半导体器件和制造该器件的方法，更具体而言，涉及一种使用物理改性层的晶体管，操作该晶体管的方法和制造该晶体管的方法。
背景技术
随着半导体技术的发展，半导体器件的集成度提高很快。随着半导体器件的集成度的提高，半导体元件如构成半导体器件的场效应晶体管(FET)的尺寸减小。当FET的尺寸减小时，源电极和漏电极之间的沟道长度变短了，结果出现了所谓的短沟道效应。由于短沟道效应，FET的阈值电压显著降低且载流子迁移率减低。而且，由于漏致势垒降低(drain induced barrierlowering，DIBL)，FET的特性退化了。
发明内容
本发明提供一种使用物理改性(physical property-changing)层的晶体管，该晶体管能够在低电压下操作并减低短沟道效应。
本发明还提供一种操作这种晶体管的方法。
本发明还提供一种制造这种晶体管的方法。
根据本发明的一个方面，提供了一种晶体管包括：形成在衬底上的绝缘层；在该绝缘层上彼此分隔开的第一导电层图案和第二导电层图案；形成在第一和第二导电层图案之间的绝缘层上的物理改性层；堆叠在该物理改性层上的高介电层；和形成在该高介电层上的栅电极。
物理改性层可以是这样的材料层，其具有根据第一和第二导电层图案之间的电位差而从金属转变成半导体或从半导体转变成金属的物理性质。物理改性层可以是从由硫属化物(chalcogenide)材料层、过渡金属氧化物层、包含过渡金属氧化物的合成金属层、氧化铝层和包含氧化铝的合成金属层所组成的组中挑选的一种。
构成过渡金属氧化物层的金属可以是从由钛(Ti)、钒(V)、铁(Fe)、镍(Ni)、铌(Nb)和钽(Ta)所组成的组中挑选的一种。
高介电层可以是Al₂O₃层、HfO₂层和ZrO₂层之一。
第一和第二导电层图案可以是金属层和硅化物层之一，其能够与物理改性层形成肖特基结。
根据本发明的另一个方面，提供了一种操作晶体管的方法包括：保持第一和第二导电层图案之间的电位差并施加0V电压或不同于0V电压的电压到栅电极。
不同的电压可以是大于0V电压的电压。
电位差可以小于当0V施加到栅电极时施加在第一和第二导电层图案之间以把物理改性层变成金属层的最小电位差。
根据本发明的再一个方面，提供了一种制造晶体管的方法包括：在衬底上形成绝缘层；在绝缘层上形成彼此分隔开的第一导电层图案和第二导电层图案；在绝缘层上顺序堆叠覆盖所述第一和第二导电层图案的物理改性层、高介电层和栅电极；且顺序刻蚀部分栅电极、高介电层和物理改性层以暴露部分第一和第二导电层图案。
第一和第二导电层图案的形成可以包括：形成掩模，其暴露出将在其中形成第一和第二导电层图案的绝缘层区域；在绝缘层的暴露区域上形成导电层；和移除该掩模。
物理改性层可以是这样的材料层，其根据第一和第二导电层图案之间的电位差而从金属转变成半导体或从该半导体转变成该金属。材料层可以是从由硫属化物材料层、过渡金属氧化物层、包含过渡金属氧化物的合成金属层、氧化铝层和包含氧化铝的合成金属层所组成的组中挑选的一种。
根据本发明，晶体管可以在低电压下操作，使得热辐射和功耗能够减少。而且，短沟道效应能够减低。
附图说明
通过参照附图的有关具体实施例的详细描述，本发明的上述和其他特点和优点将更为明显，在附图中：
图1是根据本发明一个实施例的晶体管的剖面图；
图2到4是图示出图1的晶体管的操作的剖面图；
图5是图示出电流-电压特性的曲线图，该电流-电压特性是从用于测试并为了检查图1的晶体管的操作特性而制造的晶体管测量的；和
图6到图8是逐步图示出制造图1的晶体管地方法的剖面图。
具体实施方式
现将参照其中示出了本发明的具体实施例的附图更充分地描述本发明。在附图中，为了清楚起见，夸大了层和区域的厚度。
根据本发明的晶体管将描述如下。
参照图1，绝缘层42堆叠在衬底40上。衬底40可以是掺杂有预定导电杂质的半导体衬底，例如可以是掺杂有n型杂质的硅衬底。例如，绝缘层42可以是热氧化物层。第一导电层图案44a和第二导电层图案44b形成在绝缘层42上。第一导电层图案44a和第二导电层图案44b彼此分隔预定的距离。第一和第二导电层图案44a和44b之一用作源电极且另一个用作漏电极。第一和第二导电层图案44a和44b可以是能与物理改性层46形成肖特基结的金属层或硅化物层。金属层可以由铝(Al)、钛(Ti)或金(Au)形成。硅化物层可以是PtSi层或NiSi₂层。物理改性层46形成在第一和第二导电层图案44a和44b之间的绝缘层部分上。物理改性层46向上延伸到第一和第二导电层图案44a和44b的上表面。物理改性层46是金属半导体(绝缘体)转化(metal-semiconductor-changing)材料层，其根据施加在第一和第二导电层图案44a和44b之间的电压强度变成金属或半导体(绝缘体)。物理改性层46可以是硫属化物材料层、过渡金属氧化物层或包括几种过渡金属氧化物的合成材料层。同样，物理改性层46可以是氧化铝层或其合成材料层。构成过渡金属氧化物层的过渡金属可以是例如钛(Ti)、钒(V)、铁(Fe)、镍(Ni)、铌(Nb)或钽(Ta)。高介电层48形成在物理改性层46上。高介电层48可以是具有相应于物理改性层46的低活性并能够被超薄薄膜加工(film-processed)的材料层(例如Al₂O₃层、HfO₂层和ZrO₂层)。栅电极50形成在高介电层48上。
在操作中，参照图2，当施加到栅电极的电压Vg(称为栅电压)保持在0V且第一和第二导电层图案44a和44b之间的电位差Vd保持低于第一和第二导电层图案44a和44b之间的阈值电压Vth时，第一和第二导电层图案44a和44b之间的物理改性层46保持半导体或绝缘体的特性。所以，沟道不形成在第一和第二导电层图案44a和44b之间。
相反，参照图3，当栅电压Vg保持在0V且第一和第二导电层图案44a和44b之间的电位差Vd保持大于阈值电压Vth(Vd＞Vth)时，第一和第二导电层图案44a和44b之间的物理改性层46具有金属特性。所以，沟道C形成在第一和第二导电层图案44a和44b之间且电流在其间(therebetween)流动。
参照图4，当栅电压Vg大于0V时，位于第一和第二导电层图案44a和44b之间的物理改性层46的底部的空穴浓度‘h’增大了。从而，即使第一和第二导电层图案44a和44b之间的电位差Vd小于阈值电压Vth，沟道‘C1’形成在物理改性层46中。上述结果意味着当栅电压Vg大于0V时，第一和第二导电层图案44a和44b之间的阈值电压Vth减低。
为了确认上述理论结果，本申请人已经制造用于测试用的晶体管并在图2到4中示出的条件下使用该测试用晶体管测量了Vd和Vg。
在测试用的晶体管中分别相应于第一和第二导电层图案44a和44b的源电极和漏电极已经由铂(Pt)形成为具有30μm×30μm大小。同样，物理改性层46已经由TiAlOx形成为具有50nm厚度。
图5是图示出从测试用的晶体管测量的电流电压特性的曲线图。
图5显示，当源电极和漏电极之间的电位差是1.6V和2V时，晶体管中在源电极和漏电极之间流动的电流急剧地增大。当栅电压Vg是0V时，源电极和漏电极之间2V的电压差是阈值电压(下文中称为第一阈值电压)。同样，源电极和漏电极之间1.6V的电压差是另一个阈值电压(下文中称为第二阈值电压)，其在大于0V的预定栅电压施加到晶体管的栅电极时已经降低。所以，当源电极和漏电极之间的电位差保持一个介于第一阈值电压和第二阈值电压之间的电压如1.8V时，测试用的晶体管在大于0V的预定电压施加到栅电极的情况下导通，并在0V施加到栅电极的情况下截止。所以，该晶体管可以用做开关器件。
根据本发明具体实施例的晶体管的制造方法将参照图6到8描述。
参照图6，在衬底40上形成绝缘层42。在绝缘层42上形成第一和第二导电层图案44a和44b。第一和第二导电层图案44a和44b彼此分隔预定的距离。可以通过光刻(photolithography)和刻蚀工艺形成第一和第二导电层图案44a和44b。同样，可以使用剥离(lift-off)方法形成第一和第二导电层图案44a和44b，该方法在第一和第二导电层图案44a和44b之间的绝缘层42上形成光敏层图案(未示出)、在将要形成第一和第二导电层图案44a和44b的位置上堆叠导电层、并移除光敏层图案。
衬底40可以由掺杂有预定导电杂质的半导体衬底形成，例如，掺杂有n+型杂质的硅衬底。绝缘层42可以由热氧化物层形成，例如，二氧化硅(SiO₂)层，但它也能由其它绝缘层诸如HfO₂层和SiNx层形成。同样，第一和第二导电层图案44a和44b可以是金属层或硅化物层，其能与将在后续工艺中形成的物理改性层形成肖特基结。金属层可以由Al、Ti或Au形成，且硅化物层可以由PtSi层或NiSi₂层形成。
下一步，参照图7，在绝缘层42上形成覆盖第一和第二导电层图案44a和44b的物理改性层46。物理改性层46可以由这样的材料层形成，其具有根据第一和第二导电层图案44a和44b之间的电位差而从金属变成半导体或从半导体变成金属的物理性质。物理改性层46可以由硫属化物材料层、过渡金属氧化物层或包括几种过渡金属氧化物的合成材料层形成。用作过渡金属氧化物层的过渡金属可以是钛(Ti)、钒(V)、铁(Fe)、镍(Ni)、铌(Nb)或钽(Ta)。同样，物理改性层46可以由氧化铝层或其合成材料层形成。
随后，在物理改性层46上顺序形成高介电层48和栅电极50。高介电层48可以由具有相应于物理改性层46的低活性并能够被超薄薄膜加工(ultra film-processed)的材料层形成(例如Al₂O₃层、HfO₂层或ZrO₂层)。接着，在栅电极50上形成光敏层图案PR。PR覆盖第一和第二导电层图案44a和44b之间的分隔部分并覆盖部分第一和第二导电层图案44a和44b。第一和第二导电层图案44a和44b的暴露区域由PR决定。在PR形成之后，使用PR作为掩模刻蚀栅电极50的暴露区域。刻蚀一直进行到暴露出第一和第二导电层图案44a和44b。作为刻蚀的结果，如图8所示暴露了第一和第二导电层图案44a和44b。当PR在刻蚀之后移除时，最终制造了图1的晶体管。
虽然在以上描述中已经描述了很多细节，但是它们应被理解为本发明的优选实施例，而不是限制本发明的范围。例如，代替形成绝缘层42，熟悉本领域的人员可以仅在源电极和漏电极之间形成物理改性层46并可以以预定的厚度氧化衬底40的表面。同样，高介电层48可以形成在双层结构中。同样，第一和第二导电层图案44a和44b可以由具有在其上形成硅化物层的表面的金属形成。所以，本发明的范围不应由所描述的实施例决定，而是由附加权利要求限定的精神决定。
如上描述，通过施加预定电压到栅电极，所发明的晶体管可以降低晶体管的操作所要求的源电极和漏电极之间的最小电压。所以，由于晶体管可以在低电压下操作，减少热辐射和功耗是可能的。同样，由于物理改性层用来做源电极和漏电极之间的沟道，短沟道效应可以减少。
虽然已经参照其具体实施例具体示出和描述了本发明，但本领域普通技术人员将会理解的是，在不偏离由以下权利要求限定的本发明的精神和范围的前提下，可以对本发明进行形式和细节上的各种变化。