用以屏蔽成比例的NAND相邻单元间的交叉耦合的深字线槽 【技术领域】
本发明通常涉及一种快速电可擦除及可编程只读存储器(EEPROMS)，且更明确而言是涉及一种具有高存储器单元密度的NAND快速存储器。
背景技术
大多现有的大量生产的快速EEPROM产品以两个阈电压范围来操作每个存储器单元，一个在断点电平之上而另一个在断点电平以下，从而定义两种编程状态。如此将数据的一个位存储在每个单元中，当编程为一种状态时为0，而编程为其其他状态时为1。同时将大量给定数目的数据位写入相等数目的单元中。在编程期间监控每个单元的状态，所以在校验个别单元的阈电平时，停止施加编程电压以使其在表示存储于此单元中的数据位的值的范围内移动。
为增加存储在快速EEPROM系统(其具有一定数目的存储单元)中的数据量，以两个以上的阈电平状态来操作这些个别单元。通过用四个或四个以上的可编程状态操作个别单元来将数据地两个或两个以上位存储在每个单元中。需要三个阈断点电平来定义四个不同的阈状态。在美国专利第5,043,940和5,172,338号中描述了此一系统，该专利的全文以引用的方式并入本文中。在多状态操作中，将此等个别单元的可用操作电压范围分成更多状态。期望使用八个或八个以上的状态，此将使每个单元可存储数据的3位或3位以上。由于状态数目增加，所以每个状态的电压范围必然变得较小。此使得每个状态中用以调节可能发生在存储器系统运行期间的任意误差的余量更小。
一种类型的误差称为“干扰”，其中在存储器运行期间，电子被意外地加至浮动门或从浮动门移开。干扰的一个来源是：在浮动门和一个单元的另一导电门之间存在氧化物电介质泄漏。当存在氧化物泄漏时，写到单元浮动门上的充电电平(charge level)改变，因而导致这一可能性：如果电荷变化足够大，那么单元状态将被读错。由于海量数字数据存储系统(mass digitaldata storage system)中几乎不允许任何误差，所以可通过以下方法来提供足够的误差余量：使分布到各个状态的电压范围足以包含一个可作为干扰结果出现的扩大电压范围。由于总的可用电压范围受到限制，这一不足必然限制多状态快速EEPROM系统中的状态数目。
误差的另一种类型叫做“Yupin效应”。当于编程一个选中单元本身之后编程此选中单元的邻近单元时，发生Yupin效应，且所述邻近单元的电荷会影响所选中的单元的电压。相邻单元或串中存在的任意电势都会影响选中单元的读取(包含通道、浮动门或控制门的中的选中单元等等)。此来自随后编程的邻近单元的干扰会使选中单元的电压失真，而可能导致读取期间其存储状态的错误识别。
【发明内容】
本发明是一种高密度NAND型快速存储器的改良结构，其可最小化所述干扰和Yupin效应误差的影响。
本发明的一个方面是一种自基板形成的NAND快速存储器装置。所述装置包括晶体管串。每一行都具有一个第一选择门、复数个浮动门和一个第二选择门。所述浮动门是在浅槽隔离区域间形成的，且字线延伸穿过相邻串并于浮动门之间延伸到浅槽隔离区域，从而隔离相邻的浮动门。所述字线保护所选中的浮动门不受电势和相邻存储器单元和元件中电势变化的影响。电场可源于位于靠近所述选中浮动门的任何地方(例如在对角线处或其上方或下方)的元件。
本发明的另一方面是一个自基板形成的快速存储器装置。所述装置包括相邻的具有NAND构造的晶体管串，其包含一个第一选择门、复数个浮动门和一个第二选择门，所述复数个浮动门是在基板上形成的，其中所述串是通过浅槽隔离区域来分离。所述装置具有两个或两个以上离散编程电平，其通过增加编程电势得以编程直到达到所述电平，其中一旦所述浮动门到达稳定状态，在给定一个恒定的电势周围环境下，编程电势中的线性增加可引起浮动门电荷的近似线性的增加。字线延伸穿过相邻串并于浮动门之间延伸到所述浅槽隔离区域，由此当读取或校验到所选中的串的浮动门时，所述字线可使由于周围环境的电压变化而产生的线性增加偏差减至最小。
结合本发明的说明性实施例的附图，参考以下详细描述可更好的理解本发明。
【附图说明】
图1A是存储器阵列100的结构平面图。
图1B是对应于图1A结构的电路图。
图2是存储器阵列100的横截面图。
图3是存储器阵列100的横截面图。
图4是存储器阵列100的横截面图。
图5A是编程操作中编程电压与时间的关系图。
图5B是编程步骤的电压分布图。
图5C是单元电压与编程电压的关系图。
图5D是说明编程操作中相邻存储器单元的示意图。
图5E是说明锁闭期间相邻存储器单元的示意图。
图6是形成本发明的一个实施例的方法的流程图。
图7A-7L是制造过程中存储器阵列100在不同阶段的横截面。
【具体实施方式】
以下是本发明的一个说明性实施例的详细描述。虽然参考上述附图描述了本发明的这些实施例，但所属领域的技术人员将不难发现可对所描述的方法和/或特定结构做出各种修正或调适。所有这些依赖于本发明的教示的修正、调适或变化都被认为在本发明的范畴内，且通过修正、调适或变化这些教示已经推动了此项技术。因此，不应认为这些描述和附图具有限制意义，而应将其理解为：本发明决不限制所描述的实施例。
图1A说明本发明的NAND快速存储器实施例的平面图。图2-4是取自图1A中所示的结构的横截面。图1B中给出了所述存储器阵列的等效电路，其中用相同的参考字符代表图1A和2-4中的共同元件。
平行字线106连接浮动门102的相邻NAND串。图中，字线106是水平的而串是垂直的。NAND串通常包含一个选择门、继之以若干浮动门和另一个选择门。位线A、B和C(BLA、BLB、BLC)位置对应于平面图中的串位置，虽然位线通常位于另一平面内。图1B中的电路图很清楚地显示了串的垂直阵列。在此情形下每串例示了16个浮动门和由此16根字线，然而，浮动门的数目可为32或更多，且可预见此数目将来还会增加。浮动门102通过隔离槽104与相邻浮动门隔开。隔离槽104又被称作浅槽隔离区域。如可见于图4的截面C-C，源极侧(“SS”)上的选择门线105在槽104之间是连续的。不将其蚀刻成个别浮动门。在SS105之上的字线106的末端，每个NAND串经由一个通道而电连接到SS105(多易见于图1B及图3中)。
金属位线116(为简明起见，仅显示其中之一)连接到基板108内的N+区域114，以形成用于读取存储在浮动门102中的电荷的读出放大器。因此，为读取特定浮动门，经由位线选择一个串并又选择一个字线。金属位线通常(但不必须)形成于与字线绝缘的导电层中。在每个串的末端是耦接到漏极(“SD”)的另一个选择门。漏极和源极在某些构造中可以互换，且在每个串中也可存在16个以上的晶体管，从而也增加了字线数。
如于图2中所见，在每个浮动门102和基板108间有一部分门极氧化物112。介电材料110使字线106与浮动门102和隔离槽104分离开来。相邻浮动门102与同一字线中的其它浮动门是分隔的，其不仅仅通过隔离槽104，也通过字线106。字线106在浮动门之间向下延伸到隔离槽104，直到在门极氧化物层112水平内或越过其。其具有若干明显的益处。
其减少了字线方向中相邻单元间的Yupin效应。而且，也改善了字线与浮动门间的单元耦合比例。延伸到隔离槽中、到达或越过所述浮动门深度的字线部分增加了字线与浮动门的重叠表面积和体积。在编程、读曲或擦除操作期间读取或存储电荷时，此增加的重叠可产生更好的耦合。
减小穿过相邻浮动门之间的介电层110的电场，因此，可由所述电场产生的通过所述介电层的任意漏泄电流也减小。电场越小，两个相邻浮动门之间的漏泄电流就越小。此外，延长的字线106极大地增加了漏泄电流通路。任何漏泄电流必须向下并围绕字线延长部分前进，并接着回退至或超过所述相邻浮动门。当存在此一漏泄电流时，写到一个单元的浮动门上的电荷电平会改变。因此，通过最小化漏泄电流，并因此可更可靠地鉴别出任何控制浮动门变化、电平数目的增加。此导致一较高容量、更高成本效率及更可靠的数据存储系统。
此外，延长的字线保护所选中的浮动门不受附近通道场效应的影响。在某些编程、读取及校验操作中，已已经编程有特定电荷的浮动门可(在随后的读取或校验操作中)指示其由于在邻近通道中的电势或者变化而具有比其应有的电荷更多的电荷。在多种操作同时在相邻串及单元中发生的多状态NAND快速存储器的复杂编程、读取及改变操作尤其如此。
在许多现有系统中，一行的每隔一个单元就是相同页面的一部分；在较新的系统中，一行的每个单元可为相同页面的一部分。再次参看图2，此意味着：在现有系统中，可对由BLA激活的浮动门102A和由BLC激活的浮动门102C编程，而不对由BLB激活的浮动门102B编程。在较新的系统中，一行的每个单元皆可为相同页面的一部分。因而，如图2中所示，由BLA激活的串的浮动门102A可与浮动门102B同时接受编程操作。稍后将参看图5D及5E对此另加详细论述。以此方式，可在同时编程或校验两倍于此数目的单元。虽然这一方法可能有效，但是其在各种涉及到数据存储操作的全部操作期间引起额外的场效应问题。
仅当这些单元浮动门的任一其它耦合元件的电势保持恒定时，编程脉冲的分布和增量电压间的关系才保持正确。编程相邻NAND串时，相邻单元的相邻(基板)通道在编程时将保持几个编程脉冲的低电势(例如0V)，然后使其在校验后接下来的编程脉冲突然增高或“锁定”到高电势(例如5、7.5或10V)，以停止进一步编程或任何其它原因。通道电势的增高也增加了相邻单元的浮动门电势。因而，相邻通道和相邻浮动门两者在接下来的编程脉冲内都将使选中单元耦合一较高电势，其可加宽编程分布的宽度。此具有若干负面结果，其中包含了读取特殊位时的误差和以给定晶粒大小存储的数据位的总数的减少。在图5A-5E中说明了一些将于下文论述的编程细节实例。所给定的电平是说明性的且仅用于教育读者例示性存储器系统的操作，结合此系统本发明可尤其具有优势。
为进一步提供关于数据存储操作的信息，请参看于2001年6月27日申请的标题为“Operating Techniques For Reducing Effects Of CouplingBetween Storage Elements Of A Non-Volatile Memory Operated InMultiple Data States”的美国专利申请案第09/893,277号(该案的全文以引用的方式并入本文中)和标题为“Fast and Accurate ProgrammingMethod for Multi-level NAND EEPROMs”第129-130页，Digest of 1995Symposium of VLSI Technology的论文(全文也以引用的方式并入本文中)，并论述在编程/校验和编程操作中使用的编程脉冲的定时和电压电平。
编程脉冲的增加电压步骤的实例如图5A中所示。在所展示和描述的实例中，脉冲每次增加0.2伏。每一脉冲后，是一个校验周期，接着是一个增量更高的电压脉冲。此将一直持续直到在浮动门中校验到所要电压或阈电压为止。举例而言，此将一直持续直到校验到浮动门电压为2.0伏。
图5B说明：对各编程脉冲而言，存储在浮动门中的电荷有一定的分布。举例而言，在16.0伏的第一脉冲下，校验电荷的分布约为3伏。因此，如果需要在浮动门中存储2.0伏，那么必须将控制门或字线中的电压增加到17.0伏和更高。举例而言，如果在17.0伏的编程脉冲之后，浮动门中的存储电荷分布如下：一些浮动门电势在2.0V阈电压之上，而一些浮动门电势在2.0V阈电压之下，那些电势低于2.0V的浮动门将接受进一步编程，而那些电势在2.0V之上的浮动门则通过增高或“锁定”通道而不接受进一步编程。
在恒定环境下(即其中邻近元件的电势和电场是恒定的)，如于图5C中所见，编程脉冲将(在到达稳定状态后)引起单元电压(V1)中可预测的、近似线性的增加。如于几乎平行的线中所见，一些“快”浮动门可于比其它“慢”或“中”浮动门低的编程电压下到达所要的校验Vt。一旦到达稳定状态，可发现：编程电压的线性增加引起Vt的近似线性增加。
因此，举例而言，如果一个单元的Vt为1.99伏，那么其将接受另一编程脉冲以使其在2.0伏的阈电压之上。在恒定环境中，然后此单元的Vt将为2.19伏。然而，如果施加到此单元的电压或电场有任何偏差(例如在一个编程脉冲和另一个之间)，那么存储在此单元上的电压可能不同于所期望的电压。如果邻近元件在编程脉冲期间对此单元的电场施加影响，那么所存储的电压亦将偏离。举例而言，先前校验周期内处于1.99伏的单元(可替代地具有2.19伏的Vt)可具有2.29或2.39伏的Vt。如图5C所示，附近单元的电势耦合可使中间单元的一偏离作为稳定状态特征的线性增加。因而，图5B所示的单元分布的增加可归因于相邻元件的电势的任何变化。
单元分布的增加将减少可于多电平存储系统中可重复且可靠识别的状态的数目。此将极大地减少具有给定晶粒大小的存储器装置的存储容量，且因此增加生产具有所要存储容量的存储装置的成本。
具体而言，如可于图5D和5E中所见，相邻单元元件的电压在编程及“锁闭”期间将改变很大。相邻单元是靠近另一单元、包含了对角方向的任何方向上的任意单元。举例而言，浮动门102A邻近于浮动门102B。单元的主动区域包括浮动门下基板中的通道区域和浮动门上的字线区域。此单元亦可包括浅槽隔离区域的部分和其它元件。如果已校验到一个单元具有所要的编程电压，那么可通过隔离相应位线来“锁定”一个单元。在以上给出的实例中，如果校验到此单元电势在2.0伏，那么其将通过隔离相应位线使通道(基板)的单元电压增加到相当高的高电压电平来“锁定”此单元。图5D显示先前所论述的编程操作期间的相邻单元。为易于理解，将这些单元的形状和结构加以简化。在所展示的例示编程操作实例中，单元字线106电势为18伏、浮动门102电势为10伏且基板108电势为0伏。然而，如图5E所示，在锁闭期间，字线106电势现为18.2伏、浮动门电势102现为13伏且基板108电势现为8.0伏。通道是恰好位于上表面之下的此基板的一部分。当编程选中单元时，相邻单元可处于图5D所示的编程操作或处于图5E中所示的锁闭状态。此外，编程操作中所显示的电压可随着早先论述的不同编程脉冲而变化。所有这些在相邻单元中所显示的电压可在编程时与选中单元耦合。这些电压中的变化可引起稳定状态编程(图5C)变化且从而增加偏差(图5B)。
图6是应配合图7A-7L参看的制造存储器阵列100的步骤的流程图。存储器阵列100是在基板108上制造的。基板108较佳包括硅，但亦可包括为所属领域的技术人员所熟知的任何材料，诸如镓、砷化物等等。首先，在步骤505中于基板108上形成如图7A中所见的门极氧化物层112。门极氧化物112较佳是在基板108上生长的，但亦可沉积在其上。门极氧化物层112较佳包括二氧化硅，但也可视所用基板的类型和在处理期间所引入的其它处理因素或元件而定。举例而言，对CMOS应用而言，门极氧化物112可包括包含氮化物/氧氮化物在内的材料(称作ETO)。接着，在步骤510中于门极氧化物层112上沉积如图7B中所见的第一门极层102a。第一门极层102a由诸如多晶硅的半导体材料制成。然后在第一浮动门层102a上沉积如图7C中所见的氮化物层120。在步骤520中，以熟知蚀刻技术在基板108中蚀刻出平行槽。通常，在制造具有很小规模特征的高密度存储器阵列时，电浆蚀刻优于湿式蚀刻以获得精确且均匀的蚀刻。步骤525中，然后将这些槽以场氧化物填充(如图7D中所见)以形成隔离槽104。隔离槽104内的场氧化物较佳由二氧化硅组成，但可由其它绝缘材料(包含除氧化物外的材料)组成。隔离槽104宽度介于约0.2微米到约0.25微米范围内，且较佳为约0.2微米。如图7F中所见，其余场氧化物124于步骤530中经由化学机械研磨(“CMP”)来移除。
其次，在步骤535中，将氮化物层120蚀刻以使隔离槽104可在第一门极层102a的表面上延伸，如图7G中所见。隔离槽104可在所示的基板108和门极氧化物层112上延伸，或作为替代其可仅延伸到基板108、门极氧化物层112或第一门极层102a平面之上，且应了解，可能需要不同的方法和步骤来完成这些不同实施例。
接着，在步骤540中于门极氧化物层112和隔离槽104上沉积具有与第一门极层102a相同半导体材料的第二门极层102b。然后在步骤545中于隔离槽104上有选择地蚀刻以产生浮动门102。所得结构可见于图7H。浮动门102大体上为“T”型以使浮动门与控制门间的耦合(又称作激活浮动门的字线106)最大。为简明起见，已移除第一与第二门极层102a与102b之间的线。T型在浮动门与字线之间提供了大表面积，因而使两个装置间的耦合比例最大以改良读取、编程及擦除材料。为进一步提供信息，请参考Yuan等人的标题为″Scalable Self-Aligned Dual Floating Gate Memory CellArray and Methods of Forming the Array″的共同待决的美国专利申请案第09/925,102号，该案的全文以引用的方式并入本文中。
如图7J中所见，在步骤550中于隔离槽104内形成一组平行槽122。槽122可于槽104内延伸到门极氧化物112的上表面，或于槽104内在门极氧化物112平面之内或以下延伸任意距离。然后在步骤555中于浮动门102上和在隔离槽104中的第二槽122内沉积隔离层110，如图7K中所见。隔离层110较佳为诸如氧化物-氮化物-氧化物(“ONO”)层110的介电层。介电层110可以是任意类型的此项技术中已知的电介质。且不必限于ONO结构。然后在步骤560中于介电层110上沉积包括了一半导体材料层(诸如多晶硅)和一导电层(诸如硅化钨)的字线层，如图7L中所见。然后，在步骤565中从字线层蚀刻出字线106。
如先前所提及的，字线106向下扩展到隔离槽104。此将相邻的浮动门102彼此隔离。在一优选实施例中，字线106于隔离槽104内延伸到门极电介质112的水平或超过其。
可形成各种层，且蚀刻步骤可以许多不同的熟知方法和顺序来执行，且不必照所描述的顺序来实施，即门极氧化物层112可于基板108内在蚀刻平行槽之前或之后形成等等。此外，未描述的额外的层、步骤和所得结构也可为此方法和所得存储器阵列的部分。
延长字线之所以能减少前述Yupin效应问题是因为其充当了相邻浮动门间的屏蔽。此外，简单地说，Yupin效应就是所存储的电荷或另外存在于邻近单元中的电荷影响选中单元的读取。当前的解决方法保护门极以避免由邻近门极引起的Yupin效应或使其最小。Yupin效应误差亦可通过编程和读取电路及算法来调节。
延长的字线也可以防止介电层110内的相邻浮动门间的传导泄漏，因为其可阻止相邻门极间的传导路径。此外，在隔离槽内的蚀刻延伸越过T型浮动门的上部(“T”的顶部)部分的情形下，也消除了由浮动门层不完全蚀刻产生的任何可能的纵梁(stringer)(其可短接相邻门极)。为提供更多关于Yupin效应和干扰的信息，请参考先前以引用的方式并入的美国专利第5,867,429号。
虽然已展示并描述了本发明的实施例，但可在不背离本发明的较广范围的情况下，对这些说明性实施例加以修改及修正。因而，本发明的其它实施例(虽然未于上文明确描述)在本发明的范畴内，且因此本发明的范畴不仅限于所提出的说明性实施例。因此，将了解：附加的权利要求书列出了本发明的界限。然而，因为语言不是描述本发明范畴的最佳方式，所以应了解：虽然等价结构和方法未在此权利要求书中文字表达中提及，但其也应在本发明的范畴内。