快闪电性可抹除 只读存储器 本发明涉及一种电性可抹除只读存储器(EEPROM)，特别涉及一种以热载子注射编码及负栅极电压通道抹除操作的快闪(flash)电性可抹除只读存储器。
现有高电压源极抹除方式的快闪电性可抹除只读存储器有很多的缺点。例如Intel所提出的快闪电性可抹除只读存储器具有以下所述的缺点。第一，抹除时在源极接面的高电压将建立带对带隧穿传导(band to bandtunneling conduction)，进而产生极大的抹除电流，使得源极对基底的电流值相当大。而要从芯片上(on-chip)的充电激励电路(charge pumping circuit)供应如此大的电流是很困难的，所以必须额外再需要一个大约12V的外部高电压电源。第二，在源极接面的高电压将建立带对带隧穿传导以及产生热电洞(hot hole)，而这些热电洞会陷入氧化层中并且引起所谓的“栅极干扰”(gatedisturb)，因而降低存储器存储单元的电荷保持力(retention)特性。第三，为了要提供高电压给源极接面，通常必须在源极接面形成双扩散等级接面(doublediffused graded junction)，如此将使得存储单元难以缩小尺寸到下一代。
另一种现有快闪电性可抹除只读存储器为AMD于美国专利号5,077,691所提出，其具有较高的负栅极电压与源极接面施加相对低的正电压，其解决了上述Intel的大部分缺点。然而，因其依然是从源极端来执行抹除(被称为源极抹除)，所以其不均匀的抹除特性会降低存储器耐久性的信赖度。
因此，本发明的主要目的是提供一种快闪电性可抹除只读存储器，此存储器以热载子注射编码及负栅极电压通道抹除来操作，可解决上述提及的现有两种电性可抹除只读存储器的缺点。
根据本发明的目的，提供一种以热载子注射编码及负栅极电压通道抹除操作的快闪电性可抹除只读存储器。此存储器特征为具有三井结构，用以在存储器抹除操作时形成如一独立绝缘井(isolated well)。此存储器结构包括此三井结构、一源/漏极区对、一浮置栅极与一控制栅极。
依照本发明一优选实施例，上述的三井结构包括一P井、一N井与一P基底，并且P井与N井位于P基底内，以及N井隔离P井与P基底。因此，存储器抹除操作时可于P井/N井独立偏压，不同于现有源极抹除时需于源极施加正电压的方式，而达成通道抹除目的。
与传统的CMOS相比，要形成此三井结构有二种做法，第一种是在原来地N井内做一个较浅的P井，第二种是在原来的P井外加一个较深的N井。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下面特举一优选实施例，并配合所附各图，作详细说明如下，其中
图1是本发明一优选实施例的快闪可电抹除只读存储器的部分剖面示意图；
图2是本发明一优选实施例的存储器的编码状况图；以及
图3是本发明一优选实施例的存储器的抹除状况图。
请参照图1，其示出本发明一优选实施例的快闪可电抹除只读存储器的部分剖面示意图。此快闪可电抹除只读存储器200的特征为具有三井结构(triple wells architecture)100，用以在存储器抹除操作时形成如一独立绝缘井。此三井结构100包括一P井(P-well)30、一N井(N-well)20与一P基底(P-SUB)10，P井30与N井20位于P基底10内，并且N井20隔离P井30与P基底10。存储器200结构包括此三井结构100、一漏/源极区对40与50、一浮置栅极60与一控制栅极70。源/漏极区对40与50位于三井结构100的P井30内。浮置栅极60位于三井结构100上方且介于源/漏极区对40与50之间。控制栅极70位于浮置栅极60上方。
因本发明采用此三井结构100，所以此存储器200可以较高的通道正电压配合负栅极电压来达成抹除操作，无须象现有存储器操作额外再需要一个外部高电压电源，此抹除降操作将于下文中详细说明。
再者，为提高此存储器200的三井结构100的材料特性，P井30可以是一浅薄的P基井(shallow P-base well)，N井20可以是一深N井(deep N-well)。与传统的CMOS相比，要形成此三井结构有二种做法，第一种是在原来的N井内做一个较浅的P井，第二种是在原来的P井外加一个较深的N井。例如，先于P基底内形成深N井，再于深N井内形成P井；或是，先于P基底内形成N井，再于N井内形成浅薄的P基井。
接下来，请参照表1，其表示本发明的快闪电性可抹除只读存储器的编码、抹除与读取操作时各组成部分的偏压状况。
表1控制栅极70漏极区40源极区50 P井/N井30/20编码 9V 5V 0V 0V抹除 -9V 浮接 浮接 9V读取 3.3V 1.2V 0V 0V
同时参照表1与图2。当存储器编码操作时，控制栅极70电压为9V，漏极区40电压为5V，源极区50电压为0V，并且P井/N井30/20电压为0V，因此存储器可依箭头80指示以热载子注射编码。
同时参照表1与图3。当存储器抹除操作时，控制栅极70电压为-9V，漏极区40为浮接(floating)，源极区50为浮接，并且P井/N井30/20电压为9V，因此存储器依箭头90指示以一致的福勒诺海(FN)效应的应力进行通道抹除(channel erase)。并且，源极区50无须象现有源极抹除需施加高电压，因此其可以是一单一扩散接面(single diffused junction)。
本发明存储器200的结构的特征为具有三井结构100，因其三井结构100于存储器抹除操作时形成一独立绝缘井，所以可以实现以较高的通道正电压配合负栅极电压执行均匀性地通道抹除。三井结构100的目的在于可以加高电压在P井30上，而不会与别的P井一起加高压，因为有N井20隔离。换句话说，本发明实施例所提供的快闪电性可抹除只读存储器的结构，使得存储器得以同时具备以热载子注射进行编码操作以及以负栅极电压进行通道抹除操作，如此操作模式成为此存储器的特色。另外有关读取操作，因其与一般快闪电性可抹除只读存储器类似，故在此便不多加说明。
另外，本发明上述虽皆以N型通道快闪存储器的操作进行说明，但同理本发明所提出的通道抹除亦可涵盖到P型通道快闪存储器的操作，只需将上述的P井30、N井20与P基底10的结构改成N井与P基底的结构即可。
由上述本发明优选实施例可知，应用本发明的快闪电性可抹除只读存储器具有下列优点：
(1)与现有负栅极源极抹除相比较，本发明存储器结构提供的通道抹除方法由于其均匀抹除作用，可以确保与提高存储器的耐久度。
(2)本发明的存储器结构抹除操作时，仅需负栅极与通道正电压的绝对电压降低，所以不需要象现有存储器操作额外再需要一个外部高电压电源。
(3)本发明的存储器非执行源极抹除，消除带对带穿遂电流，故不会产生热电洞陷入氧化层而引起“栅极干扰”。
(4)源极区无须象现有源极抹除需施加高电压，因此其可以是一单一扩散接面。并且因为源极区非双扩散接面，所以可降低存储器存储单元的尺寸。
(5)相较于其他快闪存储器，其操作不出两种，一种是热载子注射编码但抹除动作由源极端来执行，另外一种是编码与抹除动作都是靠FN隧穿来达成，而本发明的存储器结构的应用提出以热载子注射进行编码操作，以及以负栅极电压进行通道抹除操作，如此操作模式成为此存储器的特色。
虽然本发明已结合优选实施例进行了说明，然其并非用以限定本发明，对于本领域普通技术人员来说，在不脱离本发明的精神和范围的情况下，可作出各种改进。