绝缘栅型半导体器件及其制造方法 本发明一种绝缘栅型半导体器件及其制造方法。
图1示出一种具有∪形槽的常规MOSFET(金属氧化物半导体场效应晶体管)。在图1中，附图标记1表示一种半导体器件，其中包括一n+型半导体基片2、以及一个位于该半导体基片2上的外延层4，并且在其表面上形成多个∪形槽3(图中只示出其中一个)。该外延层4包括作为该外延层4的初始层的n-型漏区5、一个位于该漏区5上的p-型基区6、以及一个位于基区6的表面层上的n+型源区7。槽3是这样形成的，它从源区7的表面穿过基区6到达漏区5，并且槽3的侧壁表面的结晶面基本上是{100}面。栅氧化模8位于槽3和槽肩3a的内表面上，并且多晶硅栅极9位于栅氧化模8上，层间绝缘层10位于外延层4上，以覆盖栅极9，并且源极11位于层间绝缘层10上，以通过电阻接触与源区7和基区6的表面相连接。尽管图中没有示出，但是在源极11上提供一个穿过层间绝缘膜用于与栅极9电连接的栅极导线。
接着，描述该MOSFET的制造方法。图2A-2C为按照步骤的次序示出该制造方法的截面图。
首先如图2A所示，外延层的初始层形成于n+型半导体基片2上，其中该基片表面的结晶面是(100)面，并且取向面地结晶面是(011)面。然后，通过热氧化在该初始层的表面上形成硅氧化膜12，通过化学汽相淀积(CVD)工艺在该硅氧化膜12上生长一层硅氮化膜13，作为防止该氧化膜生长的掩膜。此后，该氮化膜13和氧化膜12以及该初始层被通过PR和干法蚀刻工艺进行有选择地蚀刻，从而形成一个带有多个初始槽14的n+型外延层4a(图中只示出其中一个槽)。该初始槽被进行蚀刻使得该侧壁表面的结晶面基本上变为{110}面。在PR过程中，根据该取向面在水平和垂直方向上地进行图案的对齐调整。
接着，如图2B所示，用氮化膜13作为掩膜，对初始槽14被进行热氧化，并且通过该氧化形成硅的局部氧化膜(LOCOS)15，并且该初始槽14变为∪形槽3。然后通过湿法蚀刻工艺从整个表面上蚀去氮化膜13，并通过以该LOCOS氧化膜15作为掩膜进行离子注入和热扩散工艺注入硼，从而形成p-型基区6。另外，通过PR，用LOCOS氧化膜15和光刻胶对该基区6进行覆盖，通过离子注入法注入砷，把光刻胶除去并进行热扩散，从而形成n+型源区7。结果，图2A中所示的外延层4a变为外延层4，其中包括作为带有槽3的外延层的初始层的n-型漏区5、基区6、以及源区7。
接着，如图2C所示，通过湿法蚀刻工艺除去LOCOS氧化膜15和氧化膜12，使得基区6、源区7和槽3的内表面暴露出来。然后，通过热氧化工艺，在槽3的内表面、基区6和源区7上形成栅氧化膜8，并且通过CVD工艺在经过上述步骤之后的外延层4的表面覆盖多晶硅膜16。
图4A-4C为在上述步骤之后的截面图。然后，在第四步骤中，通过PR和干法蚀刻工艺在除了源区7和槽3的多晶硅膜16的表面之外的区域上形成栅极9，然后，经过上述步骤之后的外延层4的表面被通过CVD工艺覆盖上层间绝缘膜10。然后，在层间绝缘膜10和栅氧化膜8上形成接触膜，使得源区7的表面部分和基区6的表面部分暴露出来。此后，通过溅射工艺在经过上述步骤之后的外延层4的表面覆盖一层铝膜，通过PR和干法蚀刻工艺有选择地除去该铝膜，从而形成通过电阻接触连接到基区6和源区7上的源极11。
同时，在上述制造方法中，作为用于确定该∪形槽的第一典型条件，如果在第一步骤中选择的生产条件为硅氧化膜12的厚度＝100、硅氮化膜11的厚度＝1500、以及槽14的深度＝1.5μm，并且在第二步骤中选择LOCOS氧化膜15的形成温度＝1000℃，尽管图4中所示的槽肩3a具有一个角度，但是它具有为0.1μm或更小的曲率半径R，则当形成LOCOS氧化膜15时，由于晶格缺陷在槽肩3a中产生位移，并且在漏区5和基区6之间的相互挤压下容易产生泄漏电流。另外，由于栅极的集中电场对槽肩3a施加电压使得栅氧化膜8容易受到破坏，并且容易产生栅极短路现象。
另外，作为第二个典型条件，如果生产条件为在第一步骤中选择硅氧化膜12的厚度＝100、硅氮化膜13的厚度＝500，以及槽14的深度＝1.5μm、并且在第二步骤中选择LOCOS氧化膜15的形成温度＝1100℃，在图4中所示的槽肩3a的曲率半径R变为1μm，则由于曲率半径R较小而产生的挤压漏电或栅极短路现象则不容易发生，但是由于硅氮化膜13的厚度较薄，由于这种在工艺过程中硅氮化膜13被破坏或者氧穿过硅氮化膜13的不利情况而造成槽3的变形，因此容易发生漏电和短路的缺陷。如果槽肩3a的曲率半径R太大，则形成于半导体表面方向上的沟道的长度变大，这对于导通电阻来说是不利的。
本发明的一个目的是提供一种场效应晶体管及其制造方法，其中通过在生产工艺和制造过程中优化用于决定∪形槽的形状和该槽的侧壁表面的结晶面的条件而降低导通电阻，并且在生产过程中把漏电缺陷和短路缺陷抑制到一个较低水平。
根据本发明的一种绝缘栅型半导体器件包括：带有形成于其表面上的∪形槽的半导体；位于该∪形槽和槽肩的内表面上栅氧化膜；以及形成于该栅氧化膜上的栅极。在该绝缘栅型半导体器件中，∪形槽具有曲率半径为0.2-0.7μm的槽肩。
在此种情况下，例如，该半导体包括：一半导体基片、形成于该半导体基片上的外延层；该外延层包括：一导电型漏区；另一导电型基区；以及一导电型源区；从该源区通过基区到达漏区的∪形槽。
另外，最好该∪形槽的侧壁表面的结晶面具有相对于{100}面形成0-30°的角。
另外，根据本发明的一种绝缘栅型半导体器件的制造方法包括如下步骤：依次在一半导体上形成具有预定厚度的硅氧化膜和具有预定厚度的硅氮化膜；通过蚀刻在半导体上形成一初始槽；通过用该氮化膜为掩膜在预定温度下通过热氧化在该初始槽的内表面上形成一LOCOS氧化膜，从而把该初始槽变形为一∪形槽；并且除去该LOCOS氧化膜，并在该∪形槽和槽肩的内表面上依次形成一栅氧化膜和多晶硅栅极。该硅氧化膜的预定厚度在400-600的范围内，该硅氮化膜的预定厚度在600-1000的范围内；并且该预定温度在1100-1200℃的范围内。
在此种情况下，例如，该半导体包括：一半导体基片和形成于该半导体基片上的外延层，该外延层的初始层被确定为一导电型漏区，并且用该LOCOS氧化膜为掩膜在该初始层上形成比∪形槽更浅的另一导电型的基区，以及利用LOCOS氧化膜和一光刻胶层在该基区上形成具有高浓度的一导电型源区。
最好该半导体基片的结晶面为(100)面，其取向面的结晶面为{100}面，并且初始槽的侧壁表面的结晶面具有相对于{100}面形成的0-30°的角度。
根据本发明，通过把作为氮化膜的缓冲膜的硅氧化膜的厚度、氮化膜的厚度以及LOCOS氧化膜的形成温度设置为上述预定的数值，使得该槽肩的曲率半径变为最佳数值，从而可以提供具有较小的电子性能缺陷的MOSFET。与常规的第一和第二典型实例相比，该电子性能缺陷的比率是1/5或更小。另外，由于该∪形槽基本为{100}面，则其移动角变大，并且导通电阻变小。
图1为根据本发明一实施例的MOSFET的基本部分的截面图；
图2为图1所示的MOSFET的生产工艺的基本部分的截面图；
图3为示出图1中所示MOSFET的槽肩形状的截面图；
图4为常规MOSFET的基本部分的截面图；以及
图5为图4中所示的MOSFET的生产工艺的基本部分的截面图。
下面将参照附图描述本发明的最佳实施例。
图3为示出本发明的该实施例的MOSFET的截面图，图4A-4C为按照生产步骤的次序示出该制造方法的截面图。
在该图中，该附图标记21表示一半导体，其中包括其在基片表面上的结晶面为(100)面的一导电型n+半导体基片22，以及位于该半导体基片22上的外延层24，并且在其表面上形成多个∪形槽23(在图中只示出其中一个∪形槽)。外延层24包括n-型漏区25、形成于漏区25上的p型基区26、以及形成于该基区26的表面层上的n+型源区27。槽23是这样形成，使其从源区27的表面穿过基区26并到达漏区25，并且槽23的侧壁表面的结晶面这样形成使其具有相对于{100}面成0-30°的角度。如图5中所示，槽肩23a为弧形，其曲率半径为0.2-0.7μm。栅氧化膜28位于槽23和槽肩23a的内表面上，并且多晶硅栅极29位于栅氧化膜28上。一层间绝缘膜30位于外延层24上，以覆盖栅极29。通过电阻接触电连接到源区27和基区26的表面上的源极30位于层间绝缘膜30上。尽管图中没有示出，但是电连接到栅极29的栅极导线通过层间绝缘膜设置在源极31上。
根据上述结构，由于形成具有最佳的曲率半径R的槽肩23a，则在该槽肩23a中不容易发生由于晶格缺陷而造成的位移，以及由于漏区25和基区26相互挤压而产生的电流泄漏现象。另外，在槽肩23a处对栅氧化膜28施加电压的栅极电场强度被降低，并且该栅氧化膜28不容易被破坏，而且减少了栅极短路现象。另外，在生产工艺中，由于硅氮化膜较薄而造成的硅氧化膜被破坏的情况减少，并且由于象氧穿过硅氮化膜这样的不利情况而产生的槽23变形的现象也减少。另外，可以避免槽肩23a的曲率半径R太大，形成于半导体的表面方向上的沟道长度变长，导通电阻变大的情况。另外，槽23的侧壁表面的结晶面具有相对于{100}面形成的0-30°角度。因此其移动角大于{110}面的移动角，并且导通电阻减小。
接着，参照图4A-4C描述其制造方法。
首先，如图4A所示，外延层的初始层形成于该n+型半导体基片22上，其中该基片表面的一结晶面为(100)面，并且一取向面的结晶面为{100}面。接着，通过热氧化工艺使硅氧化膜32形成于该初始层的表面上，使其厚度在400-600的范围内，最好在450-550的范围内。一硅氮化膜33形成于该硅氧化膜32之上，使其膜厚在600-1000的范围内，最好在700-900的范围内。此后，通过PR和干法蚀刻工艺有选择地对氧化膜32和初始层进行蚀刻，从而形成一n-型外延层24a，其中带有多条初始槽34(图中仅示出其中的一条)。在PR过程中，根据取向面在水平和垂直方向上进行图案的对齐调整。对该初始槽34进行蚀刻，使得其侧壁的结晶面与{100}面形成0-30°的角度，其深度变为1.3μm。该初始槽的深度也可以不等于1.3μm。该氧化膜32作为一缓冲膜，它用于在后续工艺中对LOCOS进行氧化时收氮化膜33所引起的应力进行缓冲。当该膜的厚度增加时，对该应力的缓冲作用也增加，并且槽肩23a的曲率半径R随之增加。因此，该氧化膜32的厚度比常规的第一和第二典型实例中所述的厚度要厚，并且采用上述厚度使得曲率半径R变为最佳数值。当在后续工艺中对LOCOS进行氧化时，以硅氮化膜33作为掩膜。随着该膜厚的减小，该氮化膜33的应力减小，并且槽肩23a的曲率半径增加。但是，由于氮化膜33较薄，并且氧穿过该氮化膜33，因此在该工艺中的不利因素可能会造成氮化膜33的损坏。因此，该氮化膜的厚度被设为在上述范围之内，该范围比常规第一典型实例中的范围小，而比常规第二典型实例的范围大，使得该曲率半径变为最佳数值，而不会造成在该工艺过程的不利因素。
接着，如图4B中所示，用氮化膜33作为掩膜在1100-1200℃的氧化温度下，最好在1120-1160℃的温度下对该初始槽34的内表面进行热氧化，以形成厚度为0.6-0.8μm的LOCOS氧化膜35，并且，在该操作过程中，初始槽34变形为∪形槽23。LOCOS氧化膜35的形成温度被设为高于常规第一典型实例中的温度，使得该氧化膜35的韧度增加以降低应力。槽肩23a的曲率半径R的最佳数值为0.2-0.7μm，这大于常规第一典型实例中的数值，而小于第二典型实例中的数值。该∪形槽23的侧壁表面的结晶面相对于{100}面形成0-30°的角度。此后，通过湿法蚀刻工艺从整个表面上除去氮化膜33和氮化膜32，通过热氧化形成用于离子注入的硅氧化膜37，然后以LOCOS氧化膜35作为掩膜，通过离子注入把硼元素注入并进行热扩散，从而形成以∪形槽23浅的p-型基区36。另外，通过PR用LOCOS氧化膜35和光刻胶膜对基区36进行覆盖，通过离子注入对砷进行注入，该光刻胶被除去然后进行热扩散，从而形成n+型源区27。结果，图2A中所示的外延层24a变为外延层24，其中包括其上形成槽23的外延层的初始层、基区26、以及源区27。
接着，如图4C所示，通过湿法蚀刻工艺把LOCOS氧化膜35和氧化膜37除去，使得基区26、源区27和槽23的内表面暴露出来。然后，通过热氧化工艺，在槽23的内表面上、基区26和源区27上形成栅氧化膜28，并且通过CVD工艺，在经过上述步骤后的外延层24覆盖上多晶硅膜36。
然后，如图3所示，通过PR和湿法蚀刻工艺，在除了源区27表面的和槽23的多晶硅膜36的一部分之外的其它部分上形成栅极29，然后在层间绝缘膜10和栅氧化膜8上形成一接触膜，使得经过上述步骤之后的外延层27和基区26的表面上一部分暴露出来。此后，经过上述步骤之后的外延层24的表面被通过溅射工艺覆盖一层铝膜，并且通过PR和干法蚀刻工艺有选择地除去该铝膜，从而形成通过电阻接触电连接到基区26和源区27上的源极31。
根据该制造方法，硅氧化膜32的厚度在400-600的范围内，最好在450-550的范围内，氮化膜33的厚度在600-1000的范围内，最好在700-900的范围内，并且LOCOS氧化膜35形成温度的1100-1200℃的范围内。最好在1120-1160℃的范围内。由于这一特点，在应力被减小，并且不产生由于氮化膜33的厚度较薄和氧穿过氮化膜33而造成的氮化膜33被破坏的缺陷情况下，槽肩23a具有的曲率半径大于常规第一典型实例中的曲率半径，而小于第二典型实例中的曲率半径。另外，由于晶格缺陷的错位而造成的相互挤压漏电、由于栅氧化膜28被槽肩23a的集中电场的破坏而造成的栅极短路、由于氮化膜33的厚度较薄所引起的在工艺过程的不利因素所造成的外延层24表面的变形所产生的破裂和短路等等，这样的电子性能缺陷比率被降到最低，并且当硅氧化膜32的膜厚、氮化膜33的膜厚和LOCOS氧化膜35的形成温度偏离上述范围时，其电子性能缺陷比率也随之增加。另外，既然槽肩23a的曲率半径R适当的增加，由于形成于外延层24的表面方向上的沟道长度的增长被抑制，则可以生产出导通电阻较小的MOSFET。另外，槽23的侧壁的结晶面相对于{100}面形成0-30°的角度，因此该移动角大于常规{110}面的移动角，并且导通电阻降低。
尽管，在上述实施例中，该半导体包括半导体基片和外延层，但是该半导体也可以不包括外延层。在此种情况下，该半导体基片上形成有包括漏区、基区和源区的槽。
另外，尽管如上文所述，该半导体基片为具有高浓度的一种导电型，但是，该半导体基片也可以是具有高浓度的另一种导电型。在此种情况下，该半导体基片可以用于导电系数调节型MOSFET。
尽管，如上文所述的一导电型半导体基片是指n型，而另一种导电型半导体基片是指p型，但是，一导电型半导体基片也可以是p型，而另一种半导体基片可以是n型。