在本发明的发明人的两项专利中示出有效地减少扩频时钟的
EMI。它们是美国5,488,627号和5,631,920号专利。这两份专
利示出其中通过区别存储器定址的数字存储扩展算法的电路。由于这
些存储器是只读(ROM)存储器，所公开的电路固定在一种操作模式
上。
希望每种电路容易改变，从而可产生相同体积的硬件设计，还可
在使用中可改变电路，即可彻底用于相差悬殊的要求、可适度地切换
到低活动性的模式或者可轻微地优化其它等同操作的操作。
参照图1，晶体1或外标准基准源控制稳态振荡器3。优选频率可
以为3.5兆赫至100兆赫。线5从振荡器31引出以绕过扩频控制电路。
振荡器3驱动32态计数器7。对于本实施例中的所有计数器，当
计数器通过正计数或倒计数到达最大值或终止数(计数器7的情况下为
32)时产生一个输出。这些计数器尺寸是优选的，但取决于应用可使用
其它尺寸。计数从重新设置的量开始(假定寄存器9含有8，在来自振
荡器3的24次跃迁后计数器8达到0(即，在计数32上重置)，在此刻
它向相位检测器11产生一个输出脉冲并再次重置到8)。在初始化时可
对寄存器9编程。
相位检测器11的输出是时间上和来自计数器7的信号和来自256
态计数器13的信号之间的相位差成比例的切换电流信号，其中来自
256态计数器13的信号是相位检测器11的另一个输入。相位检测器
11的输出通过环路滤波器15；环路滤波器15的输出驱动由电压控制
的振荡器16。(相位检测器11和滤波器15也称为相位频率检测器和电
荷泵)。上面说明的元件11、15和16可以是锁相回路的完全标准的元
件，环路滤波器15典型地是一个和一串联的电阻和电容(未示出)并联
的到一个电容器(未示出)的地的分流电路。
电压控制的振荡器16驱动由可编程寄存器19重置的单态(即，旁
路)或多态计数器17。计数器13的输出驱动相位检测器11的一个输入
以及256态计数器21。计数器21由可编程寄存器23重置。
计数器13由来自加法器25的输出的加法器25的内容项重置。在
常规操作期间切换电路(多路复用器)27从256字节随机存取存储器29
向加法器25的一个输入端传送4位的数字数据。加法器25的第二输
入端接收寄存器31的数字内容。在加法器25中相加来自存储器29和
寄存器31的数据。当加法器25的内容达到256时重置计数器13。
在启动数据处理器33(示意示出，通常为微处理器)时，首先对可
编程寄存器35装入一值，该值设定控制多路复用器27只在线路39上
传送信号的触发器电路37。线路39上的信号来自数据处理器33。这
些信号是初始数据。初始数据可定义某些扩频特性，但这不是实质性
的，因为它们只在启动期间进行控制。所有寄存器初始时置成预置值，
但振荡器3、各计数器和锁相回路(包括电压控制的振荡器16)是运转
的，从而生成时钟信号。数据处理器33利用时钟信号填满各个可编程
寄存器和RAM29并接着在线路44上施加启动信号。线44上的启动
信号重置计数器21并且在线41上生成翻转触发器37的信号，造成多
路复用器27只传送来自存储器29的数据。线44上的信号也可由不同
部件重置，例如视频、水平同步(horizonal sysnc)、其它扩频发生器
或者任何调制轮廓要同步的信号。
存储器29具有唯一地由计数器21的每个输出定址的可变数据以
便定义来自电压控制的振荡器17的输出的扩频输出。通过输入到除法
器43(也是一个计数器)频率得到降低，除法器由寄存器45重置。(寄
存器45是不变的。)
除法器43的输出通过多路复用器47连接，以驱动电子设备49(示
意示出)例如打印机或计算机。可通过线51上的信号切换多路复用器
47以传送线5上来自振荡器3的信号，从而绕过扩频信号。
扩频信号的优选形式在上述两份专利中讨论，本文不予重复。在
来自RAM 29的单个数字值产生来自计数器13的输出之前，计数器17
的内容改变时间周期。寄存器23的内容定义来自RAM 29的在重复模
式之前被使用的值的数量。当然，选择RAM 29的内容以符合各寄存
器的值以及所希望的扩频模式。
对于操作范围以及可能的应用位置该体系结构灵活性特强。已经
确定，为了操作该锁相回路以使电压控制的振荡器在96M赫到200M
赫之间的频率给出光滑、精确轮廓，闭环锁相回路带宽约40千赫-150
千赫分别为最佳模式。后面用标准位普拉斯变换示出该锁相回路运行
点的理想传递函数。CLth(s)是时钟输出频率对相位检测器11的基准输
入处的输入频率的比。该传递函数用于确定锁相回路的各参数值，这
些参数包括用于给定反馈分割值和输入频率值的电压控制的振荡器16
的增益、滤波器15电流、滤波器15的接地电容和滤波器15的串联接
地的电阻电容。经验地为具体运行点确定n1、n2、d1、d2、和d3的值，
并且这些值和上面列出的锁相回路的各参数直接相关。
CL 11 ( s ) = VCO · CP PD · C 1 ( s + 1 R 1 · C 2 ) s 3 + C 1 + C 2 R 1 · C 1 · C 2 s 2 + CP · VCO FBD · C 1 s + CP · VCO FBD · R 1 · C 1 · C 2 = n 1 · ( s + n 2 ) s 3 + d 1 · s 2 + d 2 · s + d 3 ]]>
其中
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CP=滤波器电流μA
PD=后除法器号
FBD=反馈除法器号
C1,C2,R1=回路滤波器值
该设计点置为：
n1=6.04167×1010
n2=2.77778×104
d1=3.61111×105
d2=6.04167×1010
d3=1.67824×1015
该电路完全是灵活的并且可用于各种各样的应用，全部都在数据
处理器33的程序控制下。
在图2的替代实施例中，和图1实施例中的元件具有基本相同功
能的元件带有相同的参考号。与此相符，只有256态计数器60具有新
号码。这是对的，由于采用电压控制的振荡器16的输出通过计数器60
作为由相位检测器11、环路滤波器15和电压控制的振荡器16组成的
锁相回路中的基准信号输入。RAM 29中输入的数据和图1实施例中
的数据各有不同以提供所希望的频谱，其中锁相回路的基准信号源是
电压控制的振荡器16而不是外部晶体1并且外部晶体1直接驱动计数
器17。
从上述说明和相关图中给出的原理获益的业内人士可想到本发明
的许多修改和其它实施例。从而，应理解，本发明不受限于各公开的
特定实施例，并且这些修改和实施例包括在附属权利要求书的范围
内。