半导体集成电路装置 发明的背景
本发明涉及具有在除去了器件隔离区域的部分上形成的布线层的半导体集成电路装置，具体地说，涉及具有在除去了STI器件隔离区域的部分上形成的源极线的非易失性半导体存储装置。
图1是具有用自对准源极法(以下，叫做SAS)形成的源极线的NOR型EEPROM存储单元阵列的斜视图。
所谓SAS法，是这样一种技术：采用用字线WL和光刻胶等作为掩模，除去各个单元晶体管的源极间的器件隔离绝缘膜109的办法，使得在字线WL之间露出p型硅衬底101，再通过向这里导入n型杂质的办法，形成由n型扩散层构成的源极线SL。
具体地说，如图1所示，从最底面开始，以包括浮置栅极FG、字线WL、氮化膜113的构造114和在其侧壁上形成的侧壁绝缘膜115为掩模，除去存在于源极线形成区域中的器件绝缘膜109，使p型硅衬底101露出来，在这里形成由n扩散层构成的源极线SL。
这样的SAS法，可以相对于字线WL自我匹配地形成源极线SL，可以缩短字线WL间的节距，对于高集成化是有利的。
现有的NOR型EEPROM的存储单元阵列中地器件隔离区域109，如图1所示，是用LOCOS法形成的LOCOS型的。
对此，近些年来，作为提高存储单元阵列集成度的器件隔离，浅槽隔离(STI)受到了人们注意。STI与现有的LOCOS型的器件隔离区域比，芯片上边的占有面积可以缩小与不产生鸟喙的量对应的那么大的量。
图2是用STI进行NOR型EEPROM存储单元阵列的斜视图。
但是，如图2所示，若用SAS法在用STI209进行器件隔离的存储单元阵列上形成源极线SL，则应当构成源极线SL的n型扩散层219有时候会沿着隔离用的隔离槽207分断。其原因是不能向隔离槽207的侧壁上充分地导入n型杂质。
这样一来，在用STI进行NOR型EEPROM中，如果在除去了槽绝缘之后，在这里形成布线层，即形成源极线，则会发生这样的情况：该源极线常常会断线，使生产成品率降低。
发明的概述
本发明，就是有鉴于上述情况而发明的，其目的是提供一种即便是在除去了槽隔离的部分上形成了布线层，也具有难于使该布线层断线的构造的半导体集成电路装置，
为实现上述目的，在本发明中，半导体集成电路装置具备：
在第1导电类型的半导体衬底内形成的槽，该槽在上述半导体衬底内对第1、第2器件区域进行隔离；
在上述槽内形成的第1绝缘物，该第1绝缘物使上述第1、第2器件区域彼此间进行电绝缘；
在上述第1器件区域内形成的第2导电类型的第1、第2半导体区域；
在上述第2器件区域内形成的第2导电类型的第3、第4半导体区域；
在上述第1、第2半导体区域的上述第1器件区域上边、上述第1绝缘物上边、和上述第3、第4半导体区域间的第2器件区域上边形成的栅极电极；
在上述第1绝缘物上形成的凹部，该凹部使上述第1、第2半导体区域的至少一方从上述槽的一个侧壁上露出来，使上述第3、第4半导体区域的至少一方从上述槽的另一侧壁上的露出来，和
在上述凹部内形成的导电区域，该导电区域使上述第1、第3半导体区域的至少一方电连到上述第3、第4半导体区域的至少一方上。
如果是具有上述构成的半导体集成电路装置，则在第1绝缘物内形成使上述第1、第2半导体区域的至少一方从上述槽的一个侧壁上露出来，使上述第3、第4半导体区域的至少一方从上述槽的另一侧壁上的露出来的凹部。然后，在该凹部内形成导电物，并用该导电物使上述第1、第3半导体区域的至少一方电连到上述第3、第4半导体区域的至少一方上。
这样一来，采用中间存在在凹部内形成的导电物地把第1、第2半导体区域的至少一方连接到第3、第4半导体区域上的办法，就可以消除布线层沿槽的侧壁断线的的现象。
此外，该凹部的底面形成得比第1、第2器件区域的表面还低。因此，在凹部内形成的导电物，可以用无掩模的刻蚀法形成。即，上述半导体集成电路装置具有这样的构造：可以在抑制制造工序数的增加的同时，形成用来使半导体区域彼此间电连的导电物。
附图的简单说明
图1是具有用自对准源极法形成的源极线的NOR型EEPROM的存储单元阵列的斜视图。
图2是具有用自对准源极法形成的源极线的浅槽隔离型的NOR型EEPROM的存储单元阵列的斜视图。
图3是NOR型EEPROM的电路图。
图4A是本发明的实施例1的NOR型EEPROM的平面图。
图4B是沿图4A中的4B-4B线的剖面图。
图4C是沿图4A中的4C-4C线的剖面图。
图4D是沿图4A中的4D-4D线的剖面图。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J、图5K和图5L分别是本发明的实施例1的NOR型EEPROM的一个制造工序中的斜视图。
图6A、图6B、图6C、图6D、图6E和图6F分别是本发明的实施例2的NOR型EEPROM的一个制造工序中的斜视图。
图7A是本发明的实施例3的NOR型EEPROM的平面图。
图7B是沿图7A中的7B-7B线的剖面图。
图7C是沿图7A中的7C-7C线的剖面图。
图7D是沿图7A中的7D-7D线的剖面图。
图8A、图8B、图8C、图8D、图8E和图8F分别是本发明的实施例3的NOR型EEPROM的一个制造工序中的斜视图。
图9A和图9B分别是本发明的实施例3的一个变形例的NOR型EEPROM的剖面图。
图10A是本发明的实施例4的NOR型EEPROM的平面图。
图10B是沿图10A中的10B-10B线的剖面图。
图10C是沿图10A中的10C-10C线的剖面图。
图10D是沿图10A中的10D-10D线的剖面图。
图11A、图11B、图11C、和图11D分别是本发明的实施例4的NOR型EEPROM的一个制造工序中的斜视图。
图12A和图12B分别是本发明的实施例4的一个变形例的NOR型EEPROM的剖面图。
图13A是本发明的实施例5的NOR型EEPROM的平面图。
图13B是沿图13A中的13B-13B线的剖面图。
图13C是沿图13A中的13C-13C线的剖面图。
图13D是沿图13A中的13D-13D线的剖面图。
图14A、图14B、图14C、图14D、图14E、图14F、图14G、图14H、图14I、图14J、图14K和图14L分别是本发明的实施例5的NOR型EEPROM的一个制造工序中的斜视图。
图15A是本发明的实施例6的NOR型EEPROM的平面图。
图15B是沿图15A中的15B-15B线的剖面图。
图15C是沿图15A中的15C-15C线的剖面图。
图15D是沿图15A中的15D-15D线的剖面图。
图16A和图16B分别是本发明的实施例6的一个变形例的NOR型EEPROM的剖面图。
图17A是本发明的实施例7的NOR型EEPROM的平面图。
图17B是沿图17A中的17B-17B线的剖面图。
图17C是沿图17A中的17C-17C线的剖面图。
图17D是沿图17A中的17D-17D线的剖面图。
图18A和图18B分别是本发明的实施例7的一个变形例的NOR型EEPROM的剖面图。
图19A是本发明的实施例8的NOR型EEPROM的平面图。
图19B是沿图19A中的19B-19B线的剖面图。
图20的斜视图示出了本发明的实施例8的NOR型EEPROM的制造方法1。
图21的斜视图示出了本发明的实施例8的EEPROM的制造方法2。
图22是用来说明本发明的实施例9的目的的剖面图。
图23是本发明的实施例9的NOR型EEPROM的剖面图。
图24A、图24B、图24C、图24D、图24E、图24F、图24G、图24H、图24I、图24J、图24K、图24L、图24M、图24N、图24O、图24P、图24Q和24R分别是本发明的实施例9的NOR型EEPROM的一个制造工序中的斜视图。
图25的斜视图示出了本发明的实施例9的一个变形例的NOR型EEPROM。
发明的详述
以下，边参照附图边说明本发明的实施例。另外，在所有的图中，对于共同的部分都赋予共同的参照标号。
(实施例1)
首先，从应用本发明的NOR型EEPROM的一个电路构成开始进行说明。
图3是NOR型EEPROM的电路图。
如图3所示，NOR型EEPROM的存储单元阵列100把多个非易失性存储单元MC配置为矩阵状。多个非易失性存储单元MC连接在一条位线BL和一条源极线SL之间。在行方向上排列的多个非易失性存储单元MC的栅极分别连接到不同的字线WL1～WL8上。字线WL1～WL8分别连接到字线驱动电路102上。字线驱动电路102选择驱动字线WL1～WL8中的任何一条。连接到被选择驱动的字线WL上的非易失性MC，分别电连到位线BL1～BL8上。位线BL1～BL8连接到Y选择器103上。Y选择器103具有分别连接到位线BL1～BL8上的多个晶体管YG。晶体管YG的栅极分别连接到各自不同的Y选择线YSL1～YSL4上。选择线YSL1～YSL4分别连接到Y选择线驱动电路104上。Y选择线驱动电路104选择驱动Y选择线YSL1～YSL4中的任何一条。采用选择驱动晶体管YG的办法，在图3所示的电路中，位线BL1～BL4中的任意一条电连到读出/写入节点105-1上，位线BL5～BL8中的任意一条电连到读出/写入节点105-2上。读出/写入节点105-1、105-2分别连接到未画出来的读出电路和写入电路上。借助于此，就可以对被Y选择驱动电路104和字线驱动电路102选择的非易失性存储单元进行数据的读出/写入。
在实施例1的EEPROM的存储单元阵列100中，源极线SL由沿着字线WL1～WL8所延伸的方向(以下，叫做行方向：ROW.D.)延伸的局部源极线SL1～SL5和沿着位线BL1～BL8延伸的方向(以下，叫做列方向：COL.D.)延伸的全局源极线GSL构成。全局源极线GSL连接到源极线驱动电路106上。全局源极线GSL分别连接到局部源极线SL1～SL5上。非易失性存储单元MC的源极电位，从源极驱动电路106中间通过全局源极线GSL，用局部源极线SL1～SL5供给。图4A示出了图3所示的虚线框A1内的平面图。
图4A是本发明的实施例1的NOR型EEPROM存储单元阵列的平面图，图4B是沿图4A中的4B-4B线的剖面图。图4C是沿图4A中的4C-4C线的剖面图。图4D是沿图4A中的4D-4D线的剖面图。
如图4A～图4D所示，在p型硅衬底1上形成了浅槽7。该浅槽7在p型硅衬底1上沿着列方向划分形成条纹状的器件区域8。在浅槽7内，埋入用来使器件区域8电绝缘的TEOS。该TEOS构成浅槽隔离(以下，缩写为STI)9。在器件区域8的上边和STI9的上边，沿着与列方向交叉的行方向分别形成多个叠层构造14。该叠层构造14分别含有栅极氧化膜(SiO2)2、浮置栅FG、SiO2/SiN/SiO2(以下，缩写为ONO)膜11、字线WL、氮化膜(SiN)13。此外，在该叠层构造14的侧壁上，还形成有侧壁绝缘膜(SiN)15，叠层构造14变成为被与STI9的TEOS不同的绝缘物覆盖起来。器件区域8把叠层构造14夹在中间地分别形成存储单元MC的n型源区域S和n型漏区域D。在与n型源区域S相邻的STI9上形成使该n型源区域S露出来的凹部22。凹部22的最底面形成得比器件区域8的表面还低。在凹部22内，形成有使n型源区域S彼此间电连的连接用导电层19。局部源极线SL采用用连接用导电层19分别沿着行方向把n型源区域S连接起来的办法构成。沿着列方向形成的位线BL，中间存在在层间绝缘膜20上形成的开孔部分21D而电连到n型漏区域D上。此外，与位线BL同样地沿着列方向形成的全局源极线GSL，中间存在着在层间绝缘膜20上形成的开孔部分21S连接到n型源区域S上。
另外，在全局源极线GSL的下边的存储单元MC的n型漏区域D变成为电悬浮状态。即，全局源极线GSL的下边的存储单元MC起不到存储单元的作用。
其次，说明实施例1的NOR型EEPROM的制造方法的一个例子。
图5A～图5L的斜视图按照主要的制造工序分别示出了实施例1的NOR型EEPROM。图5A～图5L所示的斜视图，分别与图4A所示的框A2内的部分对应。
首先，如图5A所示，在p性硅衬底1上边，依次形成栅极氧化膜(SiO2)2、将变成为浮置栅的导电性多晶硅膜3L、氮化膜(SiN)4和TEOS膜5。另外，TEOS膜5是用TEOS气体形成的二氧化硅膜。在本说明书中，按照惯例，把用TEOS气体形成的二氧化硅膜叫做TEOS膜。接着，在TEOS膜5上形成与STI形成区域对应的开孔部分6。
其次，如图5B所示，以TEOS膜5为掩模，依次对氮化膜54、导电性多晶硅膜3L、栅极氧化膜2、p型硅衬底1进行刻蚀，在p型硅衬底1上形成浅槽7。借助于此，在p型硅衬底上划分器件区域8。
其次，如图5C所示，在图5B所示的构造的上边，形成将成为器件隔离绝缘膜的绝缘物，例如TEOS膜。接着，采用RIE法，以氮化膜4为阻挡层刻蚀TEOS膜的办法，或者以氮化膜4为阻挡层，用CMP法研磨TEOS膜的办法，向浅槽7内埋入TEOS膜。借助于此，形成STI9。接着，从导电性多晶硅膜3L上边除去氮化膜4，使导电性多晶硅膜3L的表面露出来。
其次，如图5D所示，在图5C所示的构造的上边，形成将成为浮置栅的导电性多晶硅膜3U。接着，在导电性多晶硅膜3U上，形成用来在行方向上相邻的浮置栅彼此间分隔开来的阻挡层10。借助于此，就可以沿着列方向形成由导电性多晶硅膜3U和导电性多晶硅膜3L的叠层构造构成的将成为浮置栅的导电性多晶硅膜3。
其次，如图5E所示，在图5D所示的构造的上边，依次形成用来使控制栅电容耦合到浮置栅上的绝缘膜，例如SiO2/SiN/SiO2(以下，缩写为ONO)膜11、将成为控制栅的导电膜，例如导电性多晶硅膜12和氮化膜(SiN)13。
其次，如图5F所示，使氮化膜13、导电性多晶硅膜12、ONO膜11和导电性多晶硅膜3和栅极氧化膜2图形化。借助于此，就可以沿着行方向形成包括字线WL(WL3、WL4)、浮置栅FG的叠层构造14。
其次，如图5G所示，在图5F所示的构造的上边，形成氮化膜(SiN)，用RIE法对所形成的氮化膜进行刻蚀。借助于此，就可以沿着叠层构造14的侧壁形成侧壁绝缘膜15。
其次，如图5H所示，在图5G所示的构造的上边，形成光刻胶膜16。接着，在光刻胶16上形成与源极线形成区域对应的开孔部分17。开孔部分17在使氮化膜13、侧壁绝缘膜15、叠层构造14间的器件区域8、STI9露出来的同时，沿着叠层构造14在行方向上形成。接着，以光刻胶膜16为掩模，对从开孔部分17露出来的STI9的一部分进行刻蚀，在STI9上形成凹部22。器件区域8的表面从凹部22中露出来。此外，凹部22的最底面(在实施例1中是STI9的表面)形成得比器件区域8的表面还低。在图中，用8E表示的部分，就是在凹部22中露出来的器件区域8的露出面。另外，该工序相当于SAS法。
其次，如图5I所示，在除去了光刻胶膜16之后，淀积导电物使得把凹部22完全埋进去，形成导电膜18-1。在本实施例中，导电膜18-1的厚度t在凹部22的上边淀积导电物使得变成为最厚。构成导电膜18-1的例子，是以钛(Ti)、钨(W)为代表的高熔点金属，或高熔点金属的硅化物。
其次，如图5J所示，借助于使用RIE法进行的刻蚀使导电膜18-1后退，向凹部内埋入导电物。这时，也可以利用导电膜18-1的厚度的差异，借助于无掩模的刻蚀技术，向凹部22内埋入导电物。采用用导电物填埋凹部22的办法，就可以中间存在露出面8E地形成把器件区域8彼此间电连起来的连接用导电层19。
其次，如图5K所示，以侧壁绝缘膜15和在表面上露出来的STI9为掩模，向器件区域8注入n型杂质离子，分别形成n型漏区域D和n型源区域S。另外，与行方向相邻的n型源区域S彼此间，用连接用导电层19进行连接。借助于此，就可以沿着行方向形成源极线SL(SL2、SL3)。另外，n型源区域S的深度，形成得比露出面8E还深。因为要防止连接用导电层19和p型硅衬底1之间的短路。
其次，如图5L所示，在图5K所示的构造的上边，形成层间绝缘膜20。接着，在层间绝缘膜20上，形成通到漏区域D的位线开孔部分21D和通到源区域S的源极线开孔部分21S。接着，分别沿着列方向，通过位线开孔部分21D形成电连到漏区域D上的位线BL(BL4、BL5)和通过源极线开孔部分21S电连到源区域S上的全局源极线GSL。借助于此，完成本发明的实施例1的NOR型EEPROM。
如果是这样地形成的实施例1，则如图4A～4D所示，向除去了STI9的一部分而形成的凹部22内，埋入连接用导电层19。连接用导电层19，中间存在着露出面对在器件区域8上形成的n型源区域S彼此间进行电连。由于具有这样的连接用导电层19，故可以抑制隔离用槽7所引起的局部源极线SL的断线。因此，即便是对于用STI9进行器件隔离的存储单元阵列使用SAS法，也可以确实地形成局部源极线SL。
而且，连接用导电层19是埋入到凹部中的构造。倘采用该构造，如果使得在凹部22上边变成为最厚那样地淀积用来形成连接用导电层19的导电膜18-1，则具有可以用无掩模法形成连接用导电层19的优点。
(实施例2)
实施例1的制造工序的顺序是：凹部22的形成，导电物的淀积、导电物的内刻蚀、n型漏区域D和n型源区域S的形成。但是，该制造工序也可以变更为如下的顺序：n型漏区域D和n型源区域S的形成、凹部22的形成，导电物的淀积、导电物的内刻蚀。
实施例2就是这样地变更制造工序的例子。
图6A～图6F的斜视图按照主要的制造工序顺序分别示出了实施例2的NOR型EEPROM。图6A～图6F所示的斜视图分别与图4A所示的框A2内的部分对应。
首先，遵照用图5A～图5G说明的制造方法得到图6A所示的构造。
其次，如图6B所示，以叠层构造14、侧壁绝缘膜15和在表面上露出来的STI9为掩模，向器件区域8注入n型杂质，分别形成n型漏区域D和n型源区域S。
其次，如图6C所示，在图6B所示的构造的上边，形成光刻胶膜16。接着，在光刻胶膜16上，形成与源极线区域对应的开孔部分17。开孔部分17，边使氮化膜13、侧壁绝缘膜15、叠层构造14间的器件区域8、STI9露出来，边沿着叠层构造14在行方向上形成。接着，以光刻胶膜16为掩模，刻蚀从开孔部分17中露出来的STI9的一部分，在STI9上形成凹部22。器件区域8的表面从凹部22中露出来。此外，凹部2的最底面(在实施例2中是STI9的表面)形成得比器件区域8的表面还低。图中，参照标号8E示出的部分是在凹部22中露出来的器件区域的露出面。
其次，如图6D所示，在除去了光刻胶膜16之后，淀积导电物使得把凹部22完全地埋进去，形成导电膜18-1。在本实施例2中，导电膜18-1的厚度t在凹部22的上边淀积导电物使得变成为最厚。构成导电膜18-1的例子，是以钛(Ti)、钨(W)为代表的高熔点金属，或高熔点金属的硅化物。
其次，如图6E所示，借助于使用RIE法进行的刻蚀使导电膜18-1后退，向凹部内埋入导电物。这时，也可以利用导电膜18-1的厚度的差异，借助于无掩模的刻蚀技术，向凹部内埋入导电物。采用用导电物填埋凹部22的办法，就可以中间存在露出面8E形成电连器件区域8彼此间的连接用导电层19。
其次，如图6F所示，在图6E所示的构造的上边，形成层间绝缘膜20。接着，在层间绝缘膜20上，形成通到漏区域D的位线开孔部分21D和通到源区域S的源极线开孔部分21S。接着，分别沿着列方向，通过位线开孔部分21D形成电连到漏区域D上的位线BL(BL4、BL5)和通过源极线开孔部分21S电连到源区域S上的全局源极线GSL。
实施例1的NOR型EEPROM也可以用这样的实施例2的制造工序形成。
(实施例3)
图7A是本发明的实施例3的NOR型EEPROM的平面图。图7B是沿图7A中的7B-7B线的剖面图。图7C是沿图7A中的7C-7C线的剖面图。图7D是沿图7A中的7D-7D线的剖面图。
如图7A～7D所示，实施例3与实施例1的不同之处是：在凹部22内形成p型或非掺杂的硅膜18-2，在该硅膜18-2上形成连接用n型硅区域29。连接用n型硅区域29，使n型源区域S彼此间相互电连。
以下，依照该制造方法的一个例子，更为详细地说明实施例3的NOR型EEPROM。
图8A～图8F的斜视图，按照主要的制造工序顺序分别示出了实施例3的NOR型EEPROM。图8A～图8F所示的斜视图分别与图7A所示的框A2内的部分对应。
首先，遵照用图5A～图5G说明的制造方法，得到图8A所示的构造。
其次，如图8B所示，在图8A所示的构造的上边，形成光刻胶膜16。接着，在光刻胶16上形成与源极线形成区域对应的开孔部分17。开孔部分17在使氮化膜13、侧壁绝缘膜15、叠层构造14间的器件区域8、STI9露出来的同时，沿着叠层构造14在行方向上形成。接着，以光刻胶膜16为掩模，对从开孔部分17露出来的STI9的全部进行刻蚀，在STI9上形成凹部22。器件区域8的表面从凹部22中露出来。此外，凹部22的最底面(在实施例3中是在槽7的底上露出来的p型硅衬底1的表面)形成得比器件区域8的表面还低。在图中，由参照标号8E表示的部分就是在浅槽7中露出来的器件区域8的露出面。另外，该工序相当于SAS。
其次，如图8C所示，在除去了光刻胶膜16之后，淀积硅，形成硅膜18-2。硅膜18-2是p型的硅或非掺杂的硅。另外，硅无论是单晶、多晶都行。
其次，如图8D所示，采用用RIE法刻蚀的办法，使硅膜18-2后退，向浅槽7内埋入硅。借助于此，用与p型硅衬底1相同的硅膜18-2把器件区域8彼此间连接起来。
其次，如图8E所示，以叠层构造14、侧壁绝缘膜15和在表面上露出来的STI9为掩模，向器件区域8和硅膜18-2、离子注入n型杂质，分别形成n型漏区域D、n型源区域S和连接用n型硅区域29。这时，与行方向相邻的n型源区域S彼此间用在硅膜18-2上形成的连接用型硅区域29进行连接。借助于此，就可以沿着行方向形成源极线SL(SL2、SL3)。
其次，如图8F所示，在图8E所示的构造的上边，形成层间绝缘膜20。接着，在层间绝缘膜20上，形成通到漏区域D的位线开孔部分21D和通到源区域S的源极线开孔部分21S。接着，分别沿着列方向，通过位线开孔部分21D形成电连到漏区域D上的位线BL(BL4、BL5)和通过源极线开孔部分21S电连到源区域S上的全局源极线GSL。借助于此，完成本发明的实施例3的NOR型EEPROM。
如果是这样地形成的实施例3，则如图7A～7D所示，向器件区域8间的凹部22内，埋入硅膜18-2，在该硅膜18-2上，形成连接用n型硅区域29。连接用硅区域29，中间存在露出面8E对在器件区域8上形成的n型源区域S彼此间进行电连。由于具有这样的连接用n型硅区域29，故与实施例1一样，可以抑制隔离用槽7所引起的局部源极线SL的断线。因此，即便是对于用STI9进行器件隔离的存储单元阵列使用SAS法，也可以更为确实地形成局部源极线SL。
其次，说明实施例3的NOR型EEPROM的一个变形例。
图9A和图9B分别是本发明的实施例3的一个变形例的NOR型EEPROM的剖面图。另外，图9A所示的剖面图相当于沿图7A中的7B-7B线的剖面图，图9B所示的剖面图相当于沿图7A中的7D-7D线的剖面图。
在上述实施例3中，虽然除去了在源极线形成区域内存在的浅槽7内的STI9的全部，但是，如图9A、9B所示，也可以作成为和实施例1一样除去STI9的一部分。这样一来，即便是采用向除去了STI9的一部分的部分埋入硅膜18-2，在埋入的硅膜18-2上形成连接用n型硅区域29的办法，与上述同样，也可以抑制由隔离用的槽7引起的局部源极线SL的断线。
此外，在实施例1中，为了防止连接用导电层19和p型衬底1之间的短路，必须把除去STI9的深度形成得比n型源区域S还浅，但在本实施例3的一个变形例中，则可以把除去STI9的深度形成得比n型源区域S的深度还深。因此，与实施例1比，没必要高精度地监控STI9的除去，这对于生产成品率的提高是有利的。
(实施例4)
图10A是本发明的实施例4的NOR型EEPROM的平面图。图10B是沿图10A中的10B-10B线的剖面图。图10C是沿图10A中的10C-10C线的剖面图。图10D是沿图10A中的10D-10D线的剖面图。
如图10A～图10D所示，实施例4是使在实施例3中说明的连接用n型硅区域29的表面与n型源区域S或n型漏区域D的表面同时进行硅化物化的实施例。图中参照标号39所示的部分，是高熔点金属的硅化物层。
以下，按照该制造方法的一个例子，更为详细地说明实施例4的NOR型EEPROM。
图11A～图11D的斜视图，按照主要的制造工序分别顺序示出了实施例4的NOR型EEPROM。图11A～图11D所示的斜视图分别与图10A所示的框A2内的部分对应。
首先，遵照用图5A～图5G、图8A～图8E说明的制造方法，得到在实施例3中说明的图8E所示的构造。
其次，如图11A所示，在图8E所示的构造的上边，淀积高熔点金属，形成高熔点金属膜18-3。高熔点金属的例子是钛(Ti)、钴(Co)等。
其次，如图11B所示，对图11A所示的构造进行热处理，使高熔点金属膜18-3分别与n型漏区域D、n型源区域S、连接用n型硅区域19反应，形成硅化物层39。这时的硅化物化，仅仅在硅的露出面上边产生，在STI9上边或被氮化膜13、15覆盖的叠层构造14上边则不产生。象这样地仅仅使硅的露出面选择性地硅化物化的工序，也可以在除去了氮化膜13后使多晶硅栅极上边露出来，再进行硅化物化。
其次，如图11C所示，在高熔点金属之内，除去未反应的部分。
其次，如图11D所示，在图11C所示的构造的上边，形成层间绝缘膜20。接着，在层间绝缘膜20上，形成通到漏区域D上边的硅化物层39的位线开孔部分21D和通到源区域S上边的硅化物层39的源极线开孔部分21S。接着，分别沿着列方向，通过位线开孔部分21D和硅化物层39形成电连到漏区域D上的位线BL(BL4、BL5)和通过源极线开孔部分21S和硅化物层39电连到源区域S上的全局源极线GSL。借助于此，完成本发明的实施例4的NOR型EEPROM。
如果是这样地形成的实施例4，则如图10A～图10D所示，与实施例3一样，向器件区域8间的浅槽7内，埋入硅膜18-2，在该硅膜18-2上形成连接用n型硅区域29。连接用n型硅区域29，中间通过露出面8E使在器件区域8上形成的n型源区域S彼此间电连。此外，从n型源区域S上边到连接用n型硅区域29上边形成硅化物层39。硅化物层39的电阻比n型源区域S或连接用n型硅区域29的电阻还低。
如上所述，采用不仅具有连接用n型硅区域29，还具有从n型源区域S上边到连接用n型硅化物层29上边形成的硅化物层39的办法，就可以在抑制因隔离用的槽7产生的局部源极线SL的断线的同时，还可以降低局部源极线SL的电阻值。因此，倘采用实施例4，则即便是使用SAS法，也可以在被STI9进行器件隔离的存储单元阵列上，更为确实地形成局部源极线SL，而且还可以形成低电阻的局部源极线SL。
其次，说明实施例4的NOR型EEPROM的一个变形例。
图12A和图12B分别是实施例4的一个变形例的NOR型EEPROM的剖面图。另外，图12A所示的剖面图，相当于沿图10A中的10B-10B线的剖面图，图12B所示的剖面图，相当于沿图10A中的10D-10D线的剖面图
如图12A和图12B所示，在实施例4中，也可以与实施例3一样地变形为除去STI9的一部分。向除去了STI9的一部分的部分埋入硅膜18-2，在所埋入的硅膜18-2上，形成连接用n型硅区域29，此外，从n型源区域S上边到连接用n型硅化物层29上边形成硅化物层39。借助于此，可以与上述一样，抑制因隔离用的槽7所产生的局部源极线SL的断线，同时还可以实现局部源极线SL的低电阻化。
(实施例5)
实施例1～实施例4虽然是对存储单元阵列使用SAS法的情况下的例子，但是，本发明对于不使用SAS法的存储单元阵列也可以应用。实施例5就是不使用SAS法的存储单元阵列的情况下的例子。
图13A是本发明的实施例5的NOR型EEPROM的平面图。图13B是沿图13A中的13B-13B线的剖面图。图13C是沿图13A中的13C-13C线的剖面图。图13D是沿图13A中的13D-13D线的剖面图。
以下，遵照其制造方法的一个例子说明实施例5的NOR型EEPROM。
图14A～图14L分别是按照主要的制造工序顺序示出了实施例5的NOR型EEPROM的斜视图。图14A～图14L所示的斜视图，分别与图13A所示的框A2内的部分对应。
首先，遵照用图5A～图5C说明的制造方法得到图14A所示的构造。
其次，如图14B所示，在图14A所示的构造的上边，形成光刻胶膜46。接着，在光刻胶膜46上，形成与源极线形成区域对应的开孔部分47。开孔部分47，边使导电性多晶硅膜3L、STI9露出来，边沿着叠层构造14在行方向上形成。
其次，如图14C所示，以光刻胶膜46为掩模，对从开孔部分47中露出来的STI9的全部进行刻蚀，在STI9上形成凹部22。器件区域8的表面从凹部22中露出来。此外，凹部22的最底面(在实施例5中是在槽7的底上露出来的p型硅衬底1的表面)形成得比器件区域8的表面还低。在图中，由参照标号8E表示的部分，就是在浅槽7中露出来的器件区域8的露出面。
其次，如图14D所示，除去光刻胶膜46。
其次，如图14E所示，在图14D所示的构造的上边淀积硅使得把凹部22完全地埋进去，形成硅膜18-2。在本实施例5中，导电膜18-2的厚度t在凹部22的上边淀积硅使得变成为最厚。硅膜18-2是p型硅，或非掺杂的硅。另外，硅无论是单晶或多晶都行。
其次，如图14F所示，用利用无掩模的RIE法进行的刻蚀使硅膜18-2后退，并利用硅膜18-2的厚度的差异向凹部内埋入硅。此外，在实施例5中，也可以采用用CMP法使硅膜18-2后退的办法向凹部22内埋入硅。
其次，如图14G所示，在图14F所示的构造的上边，形成将成为浮置栅的导电性多晶硅膜3U。接着，在导电性多晶硅膜3U上形成用来在行方向上相邻的浮置栅彼此间分隔开来的缝隙10。借助于此，就可以沿着列方向形成由导电性多晶硅膜3U和导电性多晶硅膜3L的叠层构造构成的将成为浮置栅的导电性多晶硅膜3。
其次，如图14H所示，在图14G所示的构造的上边，依次形成用来使控制栅电容耦合到浮置栅上的绝缘膜，例如ONO膜11、将成为控制栅的导电膜，例如导电性多晶硅膜12和氮化膜(SiN)13。
其次，如图14I所示，使氮化膜13、导电性多晶硅膜12、ONO膜11和导电性多晶硅膜3和栅极氧化膜2图形化。借助于此，就可以沿着行方向形成包括字线WL(WL3、WL4)、浮置栅FG的叠层构造14。
其次，如图14J所示，在图14I所示的构造的上边，形成氮化膜(SiN)，用RIE法对所形成的氮化膜进行刻蚀。借助于此，就可以沿着叠层构造14的侧壁形成侧壁绝缘膜15。
另外，在实施例1～4中，由于以侧壁绝缘膜15为掩模形成凹部22，故沿着侧壁绝缘膜15的凹部22的端部与侧壁绝缘膜15的端部实质上变成为一致。
对此，在实施例5中，如虚线圆A3所示，可以使沿着侧壁绝缘膜15的凹部22的端部存在于侧壁绝缘膜15的下边。倘采用该构成，则可以使凹部22的沿着列方向的宽度形成得比侧壁绝缘膜15间的间隔还宽。为此，与实施例1～实施例4比，具有可以使在硅膜18-2上形成的连接用n型硅区域29的截面积形成得大，使其电阻值下降的优点。
其次，如图14K所示，以叠层构造14、侧壁绝缘膜15和在表面上露出来的STI9为掩模，向器件区域8内离子注入n型杂质，分别形成n型漏区域D、n型源区域S和连接用n型硅区域29。这时，与行方向相邻的n型源区域S彼此间，用在硅膜18-2上形成的连接用n型硅区域29进行连接。借助于此，就可以沿着行方向形成源极线SL(SL2、SL3)。
其次，如图14L所示，在图14K所示的构造的上边，形成层间绝缘膜20。接着，在层间绝缘膜20上，形成通到漏区域D的位线开孔部分21D和通到源区域S的源极线开孔部分21S。接着，分别沿着列方向，通过位线开孔部分21D形成电连到漏区域D上的位线BL(BL4、BL5)和通过源极线开孔部分21S电连到源区域S上的全局源极线GSL。借助于此，完成本发明的实施例5的NOR型EEPROM。
如果是这样地形成的实施例5，则如图13A～13D所示，向除去了STI9的全部后形成的凹部22内，埋入硅膜18-2。由于在该硅膜18-2上，形成了连接用n型硅区域29，故与实施例1～4一样，可以抑制隔离用槽7所引起的局部源极线SL的断线。因此，可以在用STI9进行器件隔离的存储单元阵列上，更为确实地形成局部源极线SL。
此外，在实施例5中，如图13D所示的虚线圆A3所示，也可以使沿着侧壁绝缘膜15的凹部22的端部存在于侧壁绝缘膜15的下边。倘采用该构成，则可以凹部22的沿着列方向的宽度形成得比侧壁绝缘膜15间的间隔还宽，增加连接用n型硅区域29的截面积。因此，具有使源极线SL的电阻值下降的优点。
(实施例6)
实施例6象实施例5那样，是把用实施例1说明的NOR型EEPROM作成为不用SAS法的存储单元阵列的例子。
图15A是本发明的实施例6的NOR型EEPROM的平面图。图15B是沿图15A中的15B-15B线的剖面图。图15C是沿图15A中的15C-15C线的剖面图。图15D是沿图15A中的15D-15D线的剖面图。
如图15A～图15D所示，倘采用实施例6，则与实施例5一样，可以使凹部22的沿着行方向的端部位于侧壁绝缘膜15的下边(特别参照图15D的虚线圆A3)，可以增加连接用导电层19的截面积。因此，可以降低源极线SL的电阻值。
此外，在叠层构造14形成时的刻蚀和侧壁绝缘膜15的形成时的刻蚀中，采用把构成连接用导电层19的导电物选择为难于被刻蚀的物质的办法，就可以把连接用导电层19的最底面形成得比器件区域8的表面还高。倘采用该构造，由于可以使连接用导电层19与到露出面8E的整个面接触，故具有可以使在后边在器件区域8上形成的n型源区域S和连接用导电层19之间的接触电阻下降的优点。
其次，说明实施例6的NOR型EEPROM的一个变形例。
图16A和图16B分别是本发明的实施例6的一个变形例的NOR型EEPROM的剖面图。另外，图16A所示的剖面图相当于沿图15A中的线15B-15B的剖面图，图16B所示的剖面图相当于沿图15A中的线15D-15D的剖面图。
如图16和图16B所示，也可以形成硅膜18-2，并在这里形成连接用n型硅区域29来取代连接用导电层19。
(实施例7)
实施例7象实施例5那样，是把用实施例1说明的NOR型EEPROM作成为不用SAS法的存储单元阵列的例子。
图17A是本发明的实施例7的NOR型EEPROM的平面图。图17B是沿图17A中的17B-17B线的剖面图。图17C是沿图17A中的17C-17C线的剖面图。图17D是沿图17A中的17D-17D线的剖面图。
如图17A～图17D所示，倘采用实施例7，则与实施例5一样，可以使凹部22的沿着行方向的端部位于侧壁绝缘膜15的下边(特别参照图17D的虚线圆A3)，可以分别增加硅化物层39的截面积。因此，可以降低硅化物层39的电阻值。
其次，说明实施例7的NOR型EEPROM的一个变形例。
图18A和图18B分别是本发明的实施例6的一个变形例的NOR型EEPROM的剖面图。另外，图18A所示的剖面图相当于沿图17A中的线17B-17B的剖面图，图18B所示的剖面图相当于沿图17A中的线17D-17D的剖面图。
如图18A、18B所示，实施例7的凹部22，即便是不全部除去STI 9，如在实施例4的变形例中说明的那样，也可以采用除去STI9的一部分的办法形成。
(实施例8)
虽然在上述实施例1～7中示出的是沿着行方向连接局部源极线SL的例子，但局部源极线SL也可以在存储单元阵列的途中进行分割。
实施例8是在沿着存储单元阵列的行方向在途中分割局部源极线SL的例子。
图19A是本发明的实施例8的NOR型EEPROM的平面图。图19B是沿图19A中的19B-19B线的剖面图。
特别是如图19B所示，局部源极线SL3，被STI9分割成局部源极线SL3-1和局部源极线SL3-2。
如果是这样的实施例8，则局部源极线SL3-1和局部源极线SL3-2被STI9绝缘。从这种构造，可以得到如下优点：如果使连接到局部源极线SL3-1上的全局源极线和连接到局部源极线SL3-2上的全局源极线分开，则可以相互独立地驱动局部源极线SL3-1和局部源极线SL3-2。
其次，说明实施例8的NOR型EEPROM的制造方法的例1。
图20的斜视图示出了实施例8的NOR型EEPROM的制造方法的第1制造方法。图20所示的制造工序，对应于实施例1的特别是图5H所示的工序。
如图20所示，如果可以用光刻胶膜16把STI9的上边覆盖起来，用该覆盖起来的部分，沿着行方向得到2个开孔部分17-1、17-2，则可以得到图19A和图19B所示的构造。
其次，说明实施例8的NOR型EEPROM的制造方法的例2。
图21的斜视图示出了实施例8的NOR型EEPROM的第2制造方法。图21所示的工序，对应于实施例5的特别是图14B～图14C所示的工序。
如图21所示，如果可以用光刻胶膜16把STI9的上边覆盖起来，与第1制造方法一样，用该覆盖起来的部分，沿着行方向得到2个开孔部分47-1、47-2，则可以得到图19A和图19B所示的构造。
另外，实施例8，虽然象实施例1那样以用连接用导电层19把n型源区域S彼此间连接起来的装置为例进行的说明，但是不言而喻实施例8也可以分别应用到用连接用n型硅层29把n型源区域S彼此间连接起来的实施例3和在连接用n型硅层29的表面上具有硅化物层39的实施例4。
(实施例9)
图22是用来说明本发明的实施例9的目的的剖面图。
如图22所示，在实施例1中，用与p型硅衬底1进行欧姆接触导电物构成连接用导电层19，而且在凹部22的深度比n型源区域S还深的情况下，连接用导电层19与p型硅衬底1短路。
本实施例9提供具有这样的构造的半导体集成电路装置：即便是用与p型硅衬底1进行欧姆接触导电物构成连接用导电层19，而且在凹部22的深度比n型源区域S还深的情况下，也可以防止连接用导电层19与p型硅衬底1短路。
图23是本发明的实施例9的NOR型EEPROM的剖面图。图23所示的剖面图相当于沿图4A所示的4B-4B线的剖面图。
如图23所示，实施例9是在浅槽7的侧壁上形成了规定露出面8E的氮化膜81的实施例。
以下，遵照其制造方法的一个例子，更为详细地说明实施例9的NOR型EEPROM。
图24A～图24R，分别是按照主要的制造工序顺序示出了实施例9的NOR型EEPROM的斜视图。图24A～图24R所示的斜视图，分别与图4A所示的框A2内的部分对应。
首先，如图24A所示，在p型硅衬底1上边，依次形成栅极氧化膜(SiO2)2、将成为浮置栅的导电性多晶硅膜3L、氮化膜(SiN)4和TEOS膜5。接着，在TEOS膜5上形成与STI形成区域对应的开孔部分6。
其次，如图24B所示，以TEOS膜5为掩模，依次刻蚀氮化膜4、导电性多晶硅膜3L、栅极氧化膜2和p型硅衬底1，在p型硅衬底1上，形成浅槽7。借助于此，在p型硅衬底1上划分器件区域8。
其次，如图24C所示，在图24B所示的构造的上边，形成氮化膜(SiN)81。
其次，如图24D所示，在图24C所示的构造的上边，形成光刻胶膜82。
其次，如图24E所示，使光刻胶膜81暴光，使其表面部分感光。这时，光刻胶膜82的浅槽7中的部分未感光。
其次，如图24F所示，除去光刻胶膜82的已感光部分，在浅槽7中，剩下光刻胶膜82。
其次，如图24G所示，以TEOS膜5、光刻胶膜82为阻挡层，用RIE法刻蚀氮化膜81，直到得到器件区域8的露出面8E为止。
其次，如图24H所示，除去光刻胶膜82。借助于此，浅槽7的侧壁除去露出面8E外，被氮化膜81覆盖。
其次，如图24I所示，在图24H所示的构造的上边，淀积将成为器件隔离绝缘膜的绝缘物，例如TEOS膜。接着，采用用RIE法，以氮化膜4为阻挡层刻蚀TEOS膜的办法，或者以氮化膜4为阻挡层，用CMP法研磨TEOS膜的办法，使TEOS膜5后退，向浅槽7内埋入TEOS膜。借助于此，形成STI9。接着，从导电性多晶硅膜3L上边除去氮化膜4，使导电性多晶硅膜3L的表面露出来。
其次，如图24J所示，在图24I所示的构造的上边，形成将成为浮置栅的导电性多晶硅膜3U。接着，在导电性多晶硅膜3U上形成用来在行方向上相邻的浮置栅彼此间分隔开来的阻挡层10。借助于此，就可以沿着列方向形成由导电性多晶硅膜3U和导电性多晶硅膜3L的叠层构造构成的将成为浮置栅的导电性多晶硅膜3。
其次，如图24K所示，在图24J所示的构造的上边，依次形成用来使控制栅电容耦合到浮置栅上的绝缘膜，例如ONO膜11、将成为控制栅的导电膜，例如导电性多晶硅膜12和氮化膜(SiN)13。
其次，如图24L所示，使氮化膜13、导电性多晶硅膜12、ONO膜11和导电性多晶硅膜3和栅极氧化膜2图形化。借助于此，就可以沿着行方向形成包括字线WL(WL3、WL4)、浮置栅FG的叠层构造14。
其次，如图24M所示，在图24L所示的构造的上边，形成氮化膜(SiN)，用RIE法对所形成的氮化膜进行刻蚀。借助于此，沿着叠层构造14的侧壁形成侧壁绝缘膜15。
其次，如图24N所示，在图24M所示的构造的上边，形成光刻胶膜16。接着，在光刻胶膜16上形成与源极线形成区域对应的开孔部分17。开孔部分17在使氮化膜13、侧壁绝缘膜15、叠层构造14间的器件区域8、STI9露出来的同时，沿着叠层构造14在行方向上形成。接着，以光刻胶膜16为掩模，对从开孔部分17露出来的STI9的全部进行刻蚀，在STI9上形成凹部22。器件区域8的表面从凹部22中露出来。此外，凹部22的最底面(在实施例9中是氮化膜81的表面)形成得比器件区域8的表面还低。另外，该工序相当于SAS法。
其次，如图24O所示，在除去了光刻胶膜16之后，淀积导电物使得把凹部22完全埋进去，形成导电膜18-1。在本实施例9中，导电膜18-1的厚度t在凹部22的上边淀积导电物使得变成为最厚。构成导电膜18-1的例子，是以钛(Ti)、钨(W)为代表的高熔点金属，或高熔点金属的硅化物。
其次，如图24P所示，用使用RIE法进行的刻蚀使导电膜18-1后退，利用导电膜18-1的厚度的差异，向凹部22内埋入导电物。借助于此，中间存在露出面8E形成把器件区域8彼此间电连起来的连接用导电层19。
其次，如图24Q所示，以侧壁绝缘膜15和在表面上露出来的STI9为掩模，向器件区域8注入n型杂质离子，分别形成n型漏区域D和n型源区域S。另外，与行方向相邻的n型源区域S彼此间，用连接用导电层19进行连接。借助于此，就可以沿着行方向形成源极线SL(SL2、SL3)。另外，n型源区域S的深度，形成得比露出面8E还深。因为要防止连接用导电层19和p型硅衬底1之间的短路。
其次，如图24R所示，在图24Q所示的构造的上边，形成层间绝缘膜20。接着，在层间绝缘膜20上，形成通到漏区域D的位线开孔部分21D和通到源区域S的源极线开孔部分21S。接着，分别沿着列方向，通过位线开孔部分21D形成电连到漏区域D上的位线BL(BL4、BL5)和通过源极线开孔部分21S电连到源区域S上的全局源极线GSL。借助于此，完成本发明的实施例9的NOR型EEPROM。
如果是这样地形成的实施例9，则可以把使连接用导电层19和器件区域8进行接触的部分，规定为借助于除去氮化膜81而得到的露出面8E。因此，凹部22的深度，即便是不比n型源区域S深，连接用导电层19和衬底1也不会短路。因此，与实施例1比，没必要对STI9的除去量高精度地进行监控，对于生产成品率的提高是有利的。
其次，说明实施例9的NOR型EEPROM的一个变形例。
图25是本发明的实施例9的一个变形例的NOR型EEPROM的剖面图。图25所示的剖面图相当于沿图4A所示的4B-4B线的剖面图。
在上述实施例9中，虽然除去了在源极线形成区域内存在的浅槽7内的全部的STI9，但如图25所示，也可以作成为除去STI9的一部分。
另外，在这种情况下，只要仅仅在浅槽7的侧壁上形成氮化膜81即可，在刻蚀氮化膜81时，也可以省略形成用来覆盖浅槽7的底面的氮化膜81的光刻胶膜，在浅槽7内剩下光刻胶膜的工序。
此外，实施例9，也可以象实施例8那样，在沿着存储单元阵列的行方向在途中分割局部源极线SL。
以上，虽然用实施例1～9说明了本发明，但本发明并不限于这些实施例。在不偏离其宗旨的范围内可以进行种种的变形。
例如，在上述实施例中，虽然说明的是把本发明应用到NOR型EEPROM的源极线中去的例子，但是，也可以把本发明应用到NAND型EEPROM的源极线中去。
此外，不限于源极线，只要是在除去了STI9的部分上形成的布线层，都可以应用本发明。
此外，在上述实施例中，例示的是：作为晶体管，在字线WL和器件区域8之间，有用来存储电荷的浮置栅FG，用在这里存储的电荷量使阈值电压变化的阈值可变型的MOSFET。但是，晶体管也可以变更为不具有浮置栅的通常的MOSFET。
如上所述，倘采用本发明，则可以提供具有这下述构造的半导体集成电路装置：即便是在除去了槽隔离的部分上形成布线层，该布线层也难于断线。