封装集成电路的系统和方法 该申请是美国临时专利申请“封装集成电路的系统和方法”的非临时申请，所说美国临时申请的系列号为US60/047531，是于1997年5月23日申请的，Sammy K.Brown，George E.Avery，Andrew K.Wiggin，TomL.Todd，Sam Beal等为共同发明人，该申请已转让给Alpine Microsystems。这里引入60/047531号申请的全部作为参考。
背景技术
本发明涉及半导体器件的封装，特别涉及互连半导体衬底上的集成电路(ICs)的系统和方法。
电子群一般由两个或更多ICs制造，从而提供完整的系统功能。直到最近，性能和I/O管脚数方面的限制对于许多主要应用来说才不那么重要。然而，由于较多器件集成于单个IC中，并且时钟速度提高，性能和I/O管脚数方面的限制对于半导体制造商来说永远至关重要。这是由于系统的整体性能以多个ICs为基础，与各ICs的性能和ICs间信号的性能有关。ICs间信号的性能又与信号的数量及用于连接ICs的I/O管脚的装置的电特性有关。因此，互连ICs的更有效装置对于电子群地成本、尺寸、性能、重量和效率来说很重要。
目前，互连ICs的最普通方法是首先封装各ICs，然后把封装的ICs安装到例如印刷电路板等基片上。封装的尺寸一般是IC的几倍那么大，常由金属引线框制造，并用塑料模制外壳保护。然后，把封装的ICs放置并焊接到印刷电路板上，形成完整的电子群。目前方法的优点是成本低，和在随后处理中对IC的保护。此外，该封装用作IC测试的标准化载体，从而可以便宜且快速地对印刷电路板变化设计。另外，IC与印刷电路板的组装可以自动进行。最后，目前系统允许印刷电路再加工(rework)。
已证明互连ICs的更有效方法是采用倒装片技术，其中具有金属化层的硅基片通过焊料连接件与集成电路连接。与其它互连技术相比，集成电路和基片间的这种耦合可以增大I/O管脚数。传统的倒装片技术的缺点是由于重复的热循环造成了电连接退化。
因此，需要一种集成电路安装技术，其有助于增加I/O，同时避免IC基片界面热退化。
发明概述
本发明提供一种集成电路安装片及其制造方法，其特征是布线载体具有电源面、与电源面隔开的导电键合焊盘及设置于两者间的绝缘体。该绝缘体包括在电源面和导电键合焊盘间延伸的通孔，金属接触(MetallicContact)设置于其中。金属接触和键合焊盘具有圆形截面，键合焊盘和金属接触的直径比为2∶1-5∶4，即，焊盘比通孔直径大125％到200％。本发明以以下发现为基础，即，布线载体与安装于其上的集成电路间的电连接退化是由于金属接触的龟裂造成的。为解决该问题，发现键合焊盘与金属接触的相对尺寸是关键。具体说，重要的是键合焊盘和金属接触直径具有上述比例关系。利用这种结构，由于可以控制键合焊盘上的焊料凸点的尺寸，所以，在采用电镀技术把焊料凸点设置于键合焊盘上时，可以控制焊料凸点作用于金属接触上的应力。在利用电镀技术设置焊料凸点时，焊料凸点采用半球形。提供足够量的焊料，使焊料凸点的直径大致等于键合焊盘的直径。
在本发明的一个实施例中，采用由硅形成的多个布线载体，每个布线载体具有装于其上的ICs。一般由硅形成的半导体板具有多条信号线，和设置于其上的多个键合点，多个键合点包围一个绝缘部件区。多条信号线的一个子群与这多个键合点相关，从而该子群的每个信号线从多个键合点中的一个延伸离开限定不导电区的区域。布线载体上的导电键合焊盘叠于包围该区的键合点子群上，从而在设置于最终安装位置时，该键合焊盘子群的每个焊盘叠于一个键合点子群的一个键合点上。布线载体包括多个导电条，其一个子群叠于非导电区上，并在一对键合焊盘间延伸，以便使一对键合点电连接。该集成电路耦合到布线载体的其余键合焊盘的一个子群，并定位于其上，从而叠于非导电区上。非导电区一般包括具有大于集成电路截面积的面积的小孔，在布线载体与基板达到最终安装位置后，集成电路定位于布线载体上，容纳于小孔内。
下文和附图中更详细介绍了本发明的这些和其它实施例及它们的优点和特点。各附图中，类似的参考数字表示相同或功能类似的部件。
附图简介
图1是根据本发明系统的ICs有效互连的不同元件的分解图；
图2A-2C分别是基板上的IC/载体子组件的俯视图，IC/载体子组件的侧视图，及基板上的IC/载体子组件的侧视图；
图3是载体上电互连组的实例；
图4是上述图3所示载体的剖面图；
图5A-5B分别展示了安装于载体上的单个IC，和安装于载体上的多个ICs；
图6是安装于印刷电路板上的IC-载体-基板子组件的侧视图；
图7是根据本发明另一实施例的IC-载体-基板子组件的俯视图；
图8展示了根据本发明方法有效互连ICs的步骤；
图9展示了根据本发明另一方法互连ICs的步骤；
图10是根据本发明的载体晶片的简化平面图；
图11是图10所示载体晶片的一部分的细节图。
优选实施例介绍
本发明提供一种有效互连ICs的系统和方法，用于形成具有改进的整体系统性能的复杂电子元件。
图1是安装于载体12和具有多个开口16的基板14上的集成电路(IC)10的分解图。如图所示，基板14具有四个开口16，然而，开口16的数量可以根据要与基板14相连的载体数改变。类似地，尽管示出的开口16具有相同尺寸，但由于开口的尺寸由要与基板14电连接的ICs的尺寸决定，所以在另一实例中，它们的尺寸不同。在图1所示的实例中，载体12只与IC10连接。然而，如以后将讨论的，载体12可以与一个以上IC连接，或与其它电子元件连接。如果载体12只与一个IC相连，则系统的载体数取决于复杂IC中的ICs数。在优选实施例中，载体尺寸对应于复杂IC中ICs的尺寸，基板的尺寸对应于复杂IC的尺寸。
由于载体12与IC 10和基板14连接，所以载体12优选地可与基板14和IC 10热兼容。可以利用例如金属丝等柔顺材料补偿IC 10、载体12和基板14间的热膨胀，以便在IC和封装间建立连接。或者，可以采用键合材料限制该应力。然而，优选方法是使载体12和基板14由热膨胀系数(CTE)与IC 10类似的材料构成。在优选实施例中，载体12和基板14由与IC 10相同的材料制成。由于ICs一般由具有较低CTE的单晶硅制造，所以硅是优选的载体和基板材料。然而，也可以采用具有类似CTE的砷化镓或其它材料。
图1还展示了基板14上的互连。基板14采用半导体光刻工艺制造；因此，基板14上的基板互连20的布线密度比常规基板级互连的高。载体12上的连接件22是预制的，以便与基板14上连接件24的键合焊盘图形配合。因此，基板14既用作机械基座，也至少用作通过相邻载体和ICs间互连20的布线单层。通过使ICs间的信号穿过相邻芯片，IC互连优选地分布于载体间，此时，优选基板14上没有通孔。由于所有系统布线优选地分布在各载体上，所以基板布线的复杂性降低到单个节点组。与单互连基板相比，载体间的互连分布极大简化了互连任务，明显改善了整个系统性能。尽管基板14最好只有一级互连，但在成品率要求不高的应用中，基板14可以有多级互连。当这些应用中，在互连包括穿通及交叉时，在基板14中有通孔。
图2A-2C分别是基板14上的IC/载体子组件25的俯视图，IC/载体子组件25的侧视图，及基板14上的IC/载体子组件25的侧视图。如图2B所示，子组件25由安装于载体12上的IC 10构成。载体12预制有焊料凸点(如连接件21和22所示)，这些焊料凸点设置成阵列，分别排列成与IC 10和基板14的键合焊盘图形镜面对称。IC 10通过连接件21倒装键合于载体12上。如图2C所示，每个子组件25安装于基板14上，从而IC 10装于开口16内。从图中可以看到，载体12在开口16周围延伸，通过连接件22与基板14连接。一般情况下，IC 10和载体12间的连接件21的数量与载体12和基板14间连接件22的个数不同。
利用开口16可以使所有信号连接件设置于由IC 10的上侧、载体12的上侧和基板14的上侧构成的平面内。这种结构很有利，由于硅的化学性质，穿过大于十分之几微米厚的硅材料形成电镀通孔是不实际的。通过利用与载体12和基板14相同的材料，可以在载体12和基板14间建立直接的焊接连接。由于IC 10和载体12优选由相同材料制造，也可以在载体上直接焊接信号连接件，并连接IC。如上所述，载体12上的焊料凸点排列成与IC 10的键合焊盘图形镜面对称。因此，IC 10不需要焊料凸点。
利用焊料凸点连接IC与载体及载体与基板的优点在于，区域阵列可使有效的外部信号连接件数最大。此外，可以消除与引线键合有关的寄生。焊料凸点倒装键合是一种自动工艺，形成凸点的成本不会随管脚数而增大。因此，利用焊料凸点还可以集成更大数量的I/O管脚，同时保持低成本。
图3示出了载体12上的例示性电互连结构。为简化起见，示出了较小数量的连接件。如图所示，载体12具有沿其外围的连接件22和绕其中心部分的连接件21。连接件21和22分别连接IC 10与载体12和载体12与基板14。连接件21可以利用埋置的互连布线到连接件22，这种布线至少可有一个交叉。这些交叉允许信号通过，到达载体12上的IC，或从IC输出。此外，载体12上的信号路径可以独立于IC布线。这些独立的信号路径用作信号从相邻IC到其它相邻ICs的通道。以此方式，ICs的互连遍布各载体。
连接件21和22是根据具体复杂ICs的应用预先确定的。由于连接件21和22利用半导体光刻技术制造，所以所得布线密度与芯片上互连的密度很相似。具体说，连接件21和22制造成通过焊料凸点的内和外行，按与IC 10和基板14的键合焊盘匹配的方式淀积。因而不需要将焊料凸点设置于各ICs上。已知为外部互连的ICs间连接件的数量，一般要求互连密度明显小于用于连接IC上晶体管的互连密度。因此，通过利用与用于制造IC本身的先进半导体工艺相同或落后的技术，也总可以制造足够高的外部互连密度。利用这种相同的技术，使还可以制造外部互连得可容纳于与IC自身的面积相应或小于IC自身的面积的区域。由于印刷电路板的尺寸和面积一般是ICs自身的数倍大，所以这对目前的方法显著有益。
参见图3和4，载体12由多级半导体金属化工艺制造。通过采用如图15和17所示的通孔，可以实现到信号路径和电源面的电连接。每个通孔中，设于其中的金属接触从键合焊盘延伸到导电层。关于通孔15，金属接触15a设于其中，从导电键合焊盘15b延伸到与信号层12a电连接的信号线15c。金属接触17b设于通孔17，从导电键合焊盘17b延伸到电源面12c。一般所有通孔在同一层中，允许用户容易利用单个掩模程序在制造时对连接21和22进行改变。对每种新应用，通孔的位置可以根据所要求的具体IC互连确定。一旦通孔的位置确定后，仅仅含通孔的层需要改变。
载体12含有多级互连矩阵，每平方厘米至少有800个信号路径。互联矩阵的结构是掩模程控的，便于高速数据信号以大于20GHz的频率传播。IC 10的输入和输出(I/O)信号可以布线到管芯的多侧，有效地使IC 10的I/O密度变为三倍。载体12互连矩阵由两个信号层12a和12b构成，它们夹在电源12c和地12d的基准面之间。每层有五微米的电镀铜。电源层12c提供Vdd的基准面，并包括其中设置键合焊盘连接件12e的间隙。通过包围两个电源面12c和12d之间的两个隔开的信号路径12a和12b，可以减少信号路径12a和12b中例如串扰和同步开关噪声(SSN)等噪声。
串优是由于两相邻信号线间的互容引起的。对于载体12，可以如下估计串优噪声：Vcn＝0.176×10-9(Vin/τrise)
其中Vin＝输入电压。远端串优趋于消失，可以忽略。产生在由输出缓冲放电路径形成的Vdd/Vss回路中的SSN常被称为地反射(groundbounce)，它是由于其叠加于局部地平面12d上(也加到电源面12)。该噪声电压的大小可以近似为：
Vssn＝LeffdI/dt
其中Leff是管芯到封装到地连接的有效自感。由于忽略负反馈作用dI/dt，所以方程式趋于过高估计Vssn。电路噪声裕度必须足以保证在SSN存在时能很好地工作。载体12和基板14组装用的倒装芯片安装工艺提供了极低(小于0.1nH)的寄生电感，载体12含无孔眼基准面。
通过包围两电源面12c和12d间的两隔开信号路径12a和12b，容易控制每个电源面12c和12d与信号路径12a和12b间的距离，因而使载体体积恒定。这有助于在电源面12c和信号路径12a间及电源面12d和信号路径12b间形成恒定阻抗。此外，通过把信号路径12a设置成靠近电源面12c，信号路径12b靠近电源面12d，可以避免串扰。以此方式，沿路径12a或12b中之一传播的信号中电流返回路径不是与之相邻的信号路径，而是电源面12c或12d。
通过消灭由驱动器和接收器间阻抗失配造成的反射噪声，也可以减少噪声。反射噪声在信号的行进时间与信号的上升时间相当时会成为问题。因而，满足以下方程的很短连接件将使反射噪声问题最小。
t行进＜t上升/4
对于典型载体12信号互连，行进时间是：
行进～50pS
因此，通过保持上升和下降时间＞200ps，可以避免反射噪声和对保持时间的影响。对于3.3V的过渡，其转变到每个互连＜66pF的互连负载电容。以此方式，载体12提供高密度布线结构，同时到单个IC 10或多ICs10的各互连焊盘的噪声低。
另一方面，基板14用作载体12的机械基座，同时提供相邻载体12间的单层布线。多层载体12互连矩阵和基板14互连的单层信号路径结合，在多芯片子群上形成了连续连接X Y互连面。没有与之相邻的基板14的直接连接的各载体12与另一载体12共享一个电源面12c或12d。尽管不是必需的，但最好将进行数据通信即直接耦合的载体和/或ICs将彼此靠近定位。
除了为各IC 10的总峰值要求提供合适的电流输运路径外，载体12和基板14组合必须提供足够的功率耗散，以满足预计的器件功率消耗。为改进载体12和基板14组合的功率特性，优选IC 10使用低摆动信号技术。
参见图4、5A和5B，一个或多个ICs 10可以与例如电阻器和电容器等其它电元件(未示出)一起安装到载体12上。因此，载体12本身用作多芯片组件。在较多元件互连于基板14上时这非常有利。另外，在载体12用作中间基板时，互连相当于芯片上的互连。为便于载体12上IC 10的耦合，焊料凸点19安装于键合焊盘15b和17b顶上。由于金属接触15和17及键合焊盘15b和17b一般由铜构成，所以在焊料凸点19和键合焊盘间设置镍和金层21，以便于焊料凸点19与键合焊盘15b和17b的粘附。
所遇到的问题与键合焊盘15b和17b与它们将安装于其上的底层间的电接触退化有关。具体说，重复的温度循环后，发现键合焊盘15b和17b与底层导电条间电接触的退化，是由与它们有关的金属接触15a和17a的龟裂引起的。可以确定该问题是由于键合焊盘、焊料凸点和包围金属接触的硅介质间的热膨胀系数差造成的。根据键合焊盘与金属接触的相对尺寸的重要性的发现，可以解决该问题。键合焊盘面积与金属接触的面积之比必须在特定范围内。提供具有圆形截面的金属接触和键合焊盘，键合焊盘的直径dl与金属接触的直径d2之比必须在2∶1-5∶4之间，包括两端值。采用该结构，由于可以控制键合焊盘上的焊料凸点的尺寸，所以在利用电镀技术把焊料凸点设于键合焊盘上时，可以控制温度循环时焊料凸点作用于金属接触上的应力。
一般说，利用电镀技术，使熔融的焊料覆盖键合焊盘区，并取半球形形成焊料凸点。在把焊料安装到键合焊盘上时，采用虚线19a所示的立方体焊料。此后，加热焊料立方体19a，使之回流，并成上述半球形。提供足够量的焊料的立方体19a，从而电镀后焊料凸点19的直径大致等于键合焊盘的直径。通过提供具有上述范围的直径的焊料凸点19，可以减小由于热循环作用于金属接触15a和17a上的应力。
参见图6，解决上述问题的好处是，便于基板614和布线载体612与印刷电路板626不用引线键合连接件进行耦合。具体说，考虑到焊料球直径与金属接触直径的上述比在上述范围内，可以避免由于印刷电路板626和耦合于其上的焊料球619间热膨胀系数间差造成的焊料键合接触的退化。以此方式，如图所示的具有安装面610a和与安装面相反的主表面610b的IC 610，可以安装成使安装面610a利用焊料凸点620耦合到载体612的安装面612a上，如上所述。基板614包括安装面614a和与之相反的主表面614b，载体612利用焊料凸点622安装到安装面614a，如上所讨论的，这样，IC 610便可以设置于小孔616内。焊料凸点620和622的尺寸较好是选择为使主表面610b与主表面614b共面，即回流后的直径为325到40微米。然后，该基板614-布线载体612子组件，利用焊料球626安装到例如印刷电路板626等封装基片上，载体612设置于基板614和印刷电路板626之间。尽管不是必需的，但焊料球619的尺寸应足以隔开载体612与印刷电路板626，即，回流后为650到750微米。
参见图7，为便于基板614安装到印刷电路板626上，可以在其上形成焊料球619的阵列619a。这可以通过增大载体612周围基板614的面积，并把信号路径(未示出)布线到阵列619a完成。以此方式，通过使基板614和载体612直接安装于印刷电路板626上，可以避免一级封装，因而可以降低给定系统的制造成本。此外，通过避免对引线键合的要求，可以加强这种系统的电性能，这取决于例如用于互连IC到封装的键合引线的材料类型、直径和长度等因素。与键合引线有关的电寄生会限制IC 610的性能。通过由焊料球实现所有电连接，即使不能避免，也可以减少上述电寄生现象。
利用批量处理制造载体12的工艺包括常规的化学汽相淀积技术。在一个实例中，通过去掉自然氧化层处理制备晶片。此后，用厚约4000埃的铜层，使晶片表面成核。铜层淀积在晶片表面上具有基本均匀的厚度。在成核层上淀积厚8-10微米的光刻胶层。该光刻胶层用作形成图4所示的电源面12a和12b的电镀阻挡层。电源面12a和12b由淀积在光刻胶层上的掩模层限定。此后，进行光刻胶各向异性腐蚀，去掉掩模限定区的光刻胶，露出成核层。利用电镀技术，在上述腐蚀步骤中去除的区域中形成5.0微米厚的铜层。具体说，晶片的外围固定到电镀电极，使电极与成核层接触。然后，晶片浸入铜电镀槽，在上述区中镀敷约5微米厚的铜。完成电镀步骤后，去掉光刻胶层，留下已构型的电源面12a和12b。铜成核层留下，短路晶片上的所有金属图形。
然后，进行毡式湿法腐蚀，以去掉铜成核层，提供电源面12a和12b间的电隔离。在晶片上设置粘附促进剂，粘附促进剂采用甲醇中0.5％的3-氨丙基三乙氧基硅烷(3-APS)。在晶片以3000rpm旋转时，3-APS溶液随机分散于晶片的中心。然后旋转速度增大到5000rpm达30秒，以干燥表面。此后，淀积BCB介质层。该介质层厚约5.0微米，电绝缘电源面12a和12b，形成微带传输线结构。3-APS增强了BCB与铜间的粘附性。
在介质层顶上设置第二掩模，定位并限定随后在光-BCB显影工艺中被腐蚀的通孔。然后溅射4000埃厚的TiCu，覆盖整个晶片。TiCu层用作随后电镀步骤的电镀电极。该电极固定在晶片的外缘。淀积厚约8-10微米的第二光刻胶层。第二光刻胶层用作电镀阻挡层，以便形成由掩模限定的信号层12c和12d之一。然后各向异性腐蚀该光刻胶，露出不同光刻胶区的TiCu层。利用电镀技术，在上述通孔中及各向异性腐蚀期间露出的区域中，淀积厚高达5微米的铜。然后，去掉光刻胶层，留下由附加工艺形成的信号路径12c和12d。现在进行毡式湿腐蚀以便去掉TiCu层，并提供信号层12c和12d间的电隔离。然后，淀积另一3-APS粘附促进层和BCB层。BCB层厚约2.0微米。
施加第四掩模，以限定互连接件21和22，然后，腐蚀去掉BCB层的某些部分。在上述部分中进行镍和金镀敷。施加第五掩模，以限定要去掉的BCB层的某些部分，露出硅晶片的某些区。然后，利用干法腐蚀去掉BCB层的某些部分。然后，在与淀积第五掩模那一侧相反的晶片侧上施加3-APS粘附促进层，并在其上淀积厚2微米的形成BCB层背侧的BCB层。在背侧的BCB层上设置第六掩模，限定将要露出硅晶片的区域。利用干法腐蚀暴露硅晶片，然后，从这些区上去掉硅。然后去掉背侧BCB层。按类拟方式形成基板14。
图8是展示根据本发明互连ICs的优选方法的流程图。如图所示，对于每个复杂IC，分别制造基板晶片、载体晶片及IC晶片。参见步骤501，制造了基板晶片后，在步骤503，在基板上形成开口。在步骤505，分隔各基板，并在步骤507进行测试。在步骤521制造载体，并进行测试，在步骤523筛选故障单元。在步骤525，放弃故障单元，将好单元分隔成各载体。参见步骤541-545，一旦IC制造完成后，也测试故障ICs。好单元也从故障单元中筛选出来，并分成各ICs。在步骤550，将好IC管芯安装到相应的好载体上。ICs安装到载体上后，在步骤555，对IC进行终测。IC与其它子群ICs集成前，这种附加测试避免了产生“已知为好管芯”的麻烦。由于假定不考虑管芯质量，还避免了复合成品率损失。在步骤570，IC/载体子组件安装于基板上。在步骤572，测试是否有不良连接，通过测试后，在步骤574完成组装。
参见图8和9，这些图示出了本发明互连ICs的另一方法。具体说，步骤601、603、605和607对应于结合图8所讨论的步骤501、503、505和507。然而，图9所示方法的不同在于，各ICs 110在载体分区段前组装到载体上(未示出)。具体说，在步骤621，制造载体晶片112a，使之具有多个隔开的载体区112。在步骤641，按隔离工艺制造ICs 110。然后，在步骤645，将ICs 110分区段，并在步骤647，利用上述焊料安装技术组装到载体晶片112a上。以此方式，每个载体区112至少具有一个与之相关的IC 110。
参见图3、8和9，载体12分区段前安装ICs 110，允许在最后组装前，对ICs 110进行100％的功能测试或老化试验。至此，载体晶片112a包括电源面120和接地面122及信号路径124。每个载体区112可以通过互连126耦合到电源面120和接地面122。按该结构，可以在步骤570在完成组装前测试与各载体区112相关的各ICs 110。具体说，信号路径124、接地面和电源面120和122及互连126与所需的连接件21电连接，以便于偏置和信号传输到ICs 110。所以可以对故障ICs 110进行早期探测。分区段后，最后组装到基板14上之前，可以放弃该载体区112和IC 110，从而节约设置合适功能基板14的成本。此外，由于测试信号和偏压到ICs 110的耦合发生在耦合焊盘124a和126a前，所以减小了发生在功能测试期间损伤IC 110的可能性。在老化试验期间，IC 110和测试单元(未示出)间没有物理接触。
参见图9和10，通过穿过相邻载体区112间的测试电路区130，将信号路径124和互连126布设到每个载体区112。该测试电路区130中还包括合适构成位于功能测试的载体区120中的ICs所必需的其它电路元件。例如，可以于其中设置隔离电阻器132和134。以此方式，每个IC 110可以通过隔离电阻器132和134分别耦合到电源面120和接地面122。这防止了与一个载体区112有关的短路，及短路整个载体晶片112a。如图9所示，分区段步骤670期间，测试电路区130及电源和接地面120和122被二等分，如图11所示。这能使载体晶片112a的分区段不损伤各载体区112。在步骤672测试不良连接，通过测试后，在步骤674完成组装，如图10所示。