非易失性存储设备及使用其的编程和读取方法 【相关申请的交叉引用】
本申请要求了2009年1月21日提交的编号为10-2009-0005070的韩国专利申请的优先权，在此通过将其全部内容引用而加以结合。
【技术领域】
本发明涉及一种具有改进的结构的非易失性存储设备和使用该设备的编程和读取方法。
背景技术
近来，越来越需要这样一种非易失性存储设备，其可以是电可编程和擦除的，并且不要求以特定周期重写数据的刷新功能。
非易失性存储单元能够进行电编程/擦除操作，通过借助施加到薄氧化物层上的强电场而发生电子迁移时改变的阈值电压，来执行所述编程和擦除操作。
非易失性存储设备一般包括存储单元阵列和用于把数据写入到存储单元阵列的特定单元中或者读取在其特定单元中存储的数据的页面缓冲器，在存储单元阵列中，用于存储数据的单元依照矩阵形式排列。页面缓冲器包括：位线选择部件，被配置为有选择地把偶数位线和奇数位线中的任何一个连接到感测节点；感测节点预充电部件，被配置为向感测节点施加高电平的电源电压；数据锁存部件，被配置为暂时存储要被编程到单元中的数据或暂时存储从单元中读取的数据；数据设置部件，被配置为把要存储的数据输入到数据锁存部件中；感测节点感测部件，被配置为根据感测节点的电平向数据锁存部件的特定节点施加地电压；数据传送部件，被配置为向感测节点施加在数据锁存部件中存储的数据；和位线感测部件，被配置为有选择地把感测节点和由位线选择部件所选择的位线相连接。
随着技术的发展，非易失性存储设备正变得高度集成化。趋势是在连接到相应存储单元串的位线之间的临界尺寸(CD)一直在被减小。据此，由于位线之间增加的寄生电容，所以当对使用升压方案的非易失性存储设备的位线放电时，可能消耗更多的电流。
尤其是，在被配置为通过位线感测信号来连接感测节点和位线的位线感测部件中，位线感测信号的电压电平可能突然从低电平变到高电平，因此流过位线的电流值突然增加。据此，可能希望使源于位线感测信号而出现的峰值电流最小化。
【发明内容】
一个或多个实施例涉及一种用于提供位线感测信号的非易失性存储设备，所述位线感测信号的电压电平不会迅速改变。此外，一个或多个实施例涉及使用所述非易失性存储设备的编程和验证方法。
一个或多个实施例涉及一种非易失性存储设备，包括：位线感测信号提供部件，被配置为响应于控制信号来输出位线感测信号，所述位线感测信号具有以不连续的梯级(step)上升的上升电压电平；和位线感测部件，被配置为响应于位线感测信号来有选择地连接位线和感测节点。
一个或多个实施例涉及一种使用非易失性存储设备的编程方法，包括：把感测节点预充电到高电平；把位线预充电到高电平；以及通过把位线感测信号施加到切换元件来把感测节点和一条位线相连接，所述位线感测信号具有以不连续的梯级上升的上升电压电平，所述切换元件被配置为有选择地连接感测节点和位线。
一个或多个实施例涉及一种使用非易失性存储设备的读取方法，包括：把感测节点预充电到高电平；通过向切换元件施加第一电压的位线感测信号来连接位线和感测节点，所述切换元件被配置为有选择地连接感测节点和位线，其中位线感测信号的电压电平以不连续的梯级上升并且达到第一电压；停止施加位线感测信号并且根据要验证的单元的状态来改变位线的电压电平；以及施加第二电压的位线感测信号，使得位线的电压状态被传送到感测节点。
【附图说明】
图1是用于示出已知的非易失性存储设备的构造的电路图；
图2是用于示出当使用已知的非易失性存储设备执行编程操作时所施加的各个信号的波形；
图3是用于示出依照一个实施例的包括位线感测信号产生部件的非易失性存储设备地构造的电路图；
图4是用于示出依照一个实施例的位线感测信号提供部件的操作的波形；
图5是示出向其应用依照一个实施例的位线感测信号提供部件的非易失性存储设备的页面缓冲器的电路图；
图6是示出使用向其应用依照一个实施例的位线感测信号提供部件的非易失性存储设备的编程操作的波形；以及
图7是示出使用向其应用依照一个实施例的位线感测信号提供部件的非易失性存储设备的验证操作的波形。
【具体实施方式】
以下，参考附图结合一个或多个实施例来详细描述本公开内容。提供了附图，以便允许那些本领域普通技术人员理解本公开的一个或多个实施例的范围。
图1是用于示出已知的非易失性存储设备的构造的电路图。
非易失性存储设备100包括存储单元阵列110和页面缓冲器120，存储单元阵列110包括大量存储单元，页面缓冲器120被连接到存储单元并且被配置为把特定数据编程到存储单元中或者读取在存储单元中所存储的数据。
存储单元阵列110包括被配置用来存储数据的存储单元MC0到MCn、被配置为选择并启用存储单元的字线WL<0:n>以及被配置为向存储单元输入数据或从存储单元输出数据的位线BLe和BLo。字线和位线依照矩阵形式布置。
存储单元阵列110进一步包括连接在位线和存储单元之间的漏选晶体管DSTe和DSTo以及连接在共用的源线CSL和存储单元之间的源选晶体管SSTe和SSTo。串联连接在源选晶体管SSTe或SSTo和漏选晶体管DSTe或DSTo之间的存储单元MC0到MCn被称为单元串。漏选晶体管DSTe或DSTo响应于漏选信号DSL有选择地连接存储单元串和位线BLe或BLo。源选晶体管SSTe或SSTo响应于源选信号SSL有选择地连接存储单元串和共用的源线CSL。
存储单元的栅极被连接到各自的字线。共同连接到相同字线的一组存储单元被称为页面(page)。被连接到各自位线的存储单元串被共同并联连接到共用的源线CSL，由此形成存储单元块。
页面缓冲器120包括位线选择部件130、感测节点预充电部件140、数据锁存部件150、数据设置部件160、感测节点感测部件170、数据传送部件180和位线感测部件190。位线选择部件130有选择地把偶数位线和奇数位线中的任何一个连接到感测节点SO。感测节点预充电部件140向感测节点SO施加高电平的电源电压。数据锁存部件150暂时存储要被编程到单元中的数据或者暂时存储从单元中所读取的数据。数据设置部件160输入要被存储到数据锁存部件150中的数据。感测节点感测部件170根据感测节点SO的电平向数据锁存部件150的特定节点施加地电压。数据传送部件180向感测节点施加在数据锁存部件中所存储的数据。位线感测部件190有选择地连接感测节点和由位线选择部件130所选择的位线。
位线选择部件130包括NMOS晶体管N136和NMOS晶体管N138，NMOS晶体管N136被配置为响应于第一位线选择信号BSLe来连接偶数位线BLe和感测节点SO，NMOS晶体管N138被配置为响应于第二位线选择信号BSLo来连接奇数位线BLo和感测节点SO。位线选择部件130进一步包括可变电压输入端子、NMOS晶体管N132和NMOS晶体管N134，可变电压输入端子被配置为施加特定电平的可变电压VIRPWR，NMOS晶体管N132被配置为响应于第一放电信号DISCHe来连接偶数位线BLe和可变电压输入端子，NMOS晶体管N134被配置为响应于第二放电信号DISCHo来连接奇数位线BLo和可变电压输入端子。
感测节点预充电部件140响应于预充电信号Prech b向感测节点SO施加高电平电压VDD。为此，感测节点预充电部件140包括被连接在电源电压端子VDD和感测节点SO之间的PMOS晶体管P140。据此，响应于低电平的预充电信号Prech b来把高电平的电源电压施加到感测节点SO。
数据锁存部件150暂时存储要被编程到存储单元中的数据或者暂时存储从存储单元中所读取的数据。为此，数据锁存部件150包括第一反相器IV152和第二反相器IV154。第一反相器IV152的输出端子被连接到第二反相器IV154的输入端子，并且第二反相器IV154的输出端子被连接到第一反相器IV152的输入端子。这里，在第一反相器IV152的输出端子和第二反相器IV154的输入端子之间的节点被称为第一节点Q，并且在第二反相器IV154的输出端子和第一反相器IV152的输入端子之间的节点被称为第二节点Qb。
数据设置部件160包括第一数据设置晶体管N162和第二数据设置晶体管N164，第一数据设置晶体管N162被配置为向数据锁存部件150的第一节点Q施加地电压，第二数据设置晶体管N164被配置为向数据锁存部件150的第二节点Qb施加地电压。第一数据设置晶体管N162被连接在感测节点感测部件170和第一节点Q之间，且被配置为响应于第一数据设置信号RESET来把由感测节点感测部件170所传送的地电压施加到第一节点Q。第二数据设置晶体管N164被连接在感测节点感测部件170和第二节点Qb之间，并且被配置为响应于第二数据设置信号SET来把由感测节点感测部件170所传送的地电压施加到第二节点Qb。
感测节点感测部件170根据感测节点SO的电压电平向数据设置部件160施加地电压。感测节点感测部件170包括连接在数据设置部件160和接地端VSS之间的NMOS晶体管N170。据此，根据感测节点SO的电压电平向数据设置部件160施加地电压。当感测节点SO的电压电平处于高电平时，NMOS晶体管N170向数据设置部件160施加地电压。这里，如果高电平的第一数据设置信号RESET被施加到第一数据设置晶体管N162，那么地电压被施加到第一节点Q。在这种情况下，认为已经把低电平数据施加到第一节点Q。然而，如果高电平的第二数据设置信号SET被施加到第二数据设置晶体管N164，那么地电压被施加到第二节点Qb。在这种情况下，认为已经把高电平数据施加到第一节点Q。
数据传送部件180有选择地把在数据锁存部件150的第一节点Q中所存储的数据施加到感测节点SO。数据传送部件180包括数据传送晶体管N180，数据传送晶体管N180被配置为响应于数据传送信号TRAN来有选择地连接第一节点Q和感测节点SO。
位线感测部件190包括被连接在位线选择部件130和感测节点SO之间的NMOS晶体管N190。位线感测部件190被配置为响应于高电平的位线感测信号PBSENSE来连接位线共用节点BLCM和感测节点SO并且评价特定位线的电压电平，使得在存储单元中所存储的数据的电压电平被施加到感测节点SO。这里，可以使用第一电压V1或低于第一电压的第二电压V2作为位线感测信号PBSENSE的电压。即，根据被施加到NMOS晶体管N190的栅极的位线感测信号PBSENSE的电压电平来执行读取或验证操作。
非易失性存储设备100进一步包括位线感测信号提供部件192，其被配置为输出被施加到位线感测部件190的位线感测信号PBSENSE。位线感测信号提供部件192具有向其输入位线感测使能信号PBSENSE_EN的栅极，并且包括被配置为向位线感测部件190提供电源电压VDD的NMOS晶体管N192。据此，如果施加高电平的位线感测使能信号PBSENSE_EN，那么通过位线感测信号提供部件192施加高电平电压。
图2是用于示出当使用已知的非易失性存储设备执行编程操作时所施加的各个信号的波形。
(1)周期T1
首先，在感测节点和位线之间的连接被断开的状态中，感测节点被浮置并且位线被预充电到高电平。
(2)周期T2
施加数据传送信号TRAN，使得在第一节点Q中所存储的数据被施加到感测节点SO。这里，在使用已知的方法编程单元的情况下，存储数据[0]，并且在使用已知的方法来擦除单元的情况下，存储数据[1]。
然后施加位线感测信号PBSENSE，使得施加到感测节点SO的数据被传送到位线。据此，在要擦除的单元的情况下，位线BLe的电压电平保持处于高电平。然而，在要编程的单元的情况下，位线BLe的电压电平由于数据[0]而变为低电平。
同时，位线感测信号PBSENSE的电压电平迅速地从低电平改变为高电平。据此，如图2所示，流过位线的电流值迅速上升。
(3)周期T3
然后，通过向包括要编程的单元的字线施加编程电压并且向其余字线施加通过电压(pass voltage)来执行编程操作。据此，要编程的单元的阈值电压可能由于FN隧道效应而上升。尽管图中并未示出，不过执行验证操作，以便检查要编程的单元的阈值电压是否上升得高于期望电压。
一个或多个实施例旨在使在此编程操作中源于位线感测信号而出现的峰值电流最小化。当位线之间的临界尺寸逐渐降低时，位线之间的寄生电容可能增加。从而，希望减少峰值电流的出现。
图3是用于示出依照一个实施例的包括位线感测信号产生部件的非易失性存储设备的构造的电路图。
非易失性存储设备300包括存储单元阵列310和页面缓冲器320，存储单元阵列310包括大量存储单元，页面缓冲器320被连接到存储单元并且被配置为编程特定数据和读取在存储单元中所存储的数据。
页面缓冲器320包括位线选择部件330、感测节点预充电部件340、数据锁存部件350、数据设置部件360、感测节点感测部件370、数据传送部件380和位线感测部件390。位线选择部件330有选择地把偶数位线和奇数位线中任何一个连接到感测节点SO。感测节点预充电部件340向感测节点SO施加高电平的电源电压。数据锁存部件350暂时存储要被编程到存储单元中的数据或者暂时存储从存储单元中所读取的数据。数据设置部件360输入要被存储到数据锁存部件350中的数据。感测节点感测部件370根据感测节点SO的电平向数据锁存部件350的特定节点施加地电压。数据传送部件380向感测节点SO施加在数据锁存部件350中所存储的数据。位线感测部件390有选择地连接感测节点SO和由位线选择部件330所选择的位线。
非易失性存储设备300进一步包括位线感测信号提供部件400，其被配置为输出被施加到位线感测部件390的位线感测信号PBSENSE。
在非易失性存储设备300的一些特征可能类似于在图1中所示出的非易失性存储设备的特征的范围内，省略了对它们的冗余描述以避免重复。
位线感测信号提供部件400被详细描述。
位线感测信号提供部件400被配置为提供根据控制信号PBSENSE_SW<0:n>具有不同电压的位线感测信号PBSENSE。为此，位线感测信号提供部件400包括基准电压提供部件410和分压器420，基准电压提供部件410被配置为缓冲具有恒定电平的带隙电压VBG并且输出基准电压Vref，分压器420被配置为根据控制信号PBSENSE_SW<0:n>来划分基准电压Vref。
基准电压提供部件410包括具有非反相端子(+)的运算(OP)放大器，其中向非反相端子(+)输入带隙电压VBG。OP放大器的输出端子被连接到其反相端子(-)。依照OP放大器的特性，与带隙电压VBG相同的电压电平被输出到OP放大器的输出端子。即，基准电压Vref具有与带隙电压VBG相同的电平。
分压器420包括第一电阻器Ra和第二电阻器Rb、选择电阻器R0到Rn以及切换元件N392到N394。第一电阻器Ra和第二电阻器Rb被串联连接在基准电压提供部件410的输出端子和地线之间。选择电阻器R0到Rn被串联连接在第一电阻器Ra和第二电阻器Rb之间，并且被配置为依照各自的控制信号PBSENSE_SW<0:n>被短接，由此改变所划分的电压(即，位线感测信号的电压电平)。切换元件N392到N394各自被连接到相应的选择电阻器R0到Rn(两端)的端子，并且分别被配置为依照控制信号PBSENSE_SW<0:n>来短接相应的选择电阻器R0到Rn。据此，切换元件的数目等于选择电阻器的数目。每个切换元件可以是NMOS晶体管。更详细地，控制信号PBSENSE_SW<0:n>被输入到相应切换元件N392到N394的栅极，并且切换元件N392到N394各自的漏极和源极端子被连接到相应的选择电阻器R0到Rn(两端)的端子。
从在第一电阻器Ra和第二电阻器Ro之间的节点输出位线感测信号PBSENSE。如果所有控制信号PBSENSE_SW<0:n>都处于高电平进而所有切换元件N392到N394均被开启，那么所有的选择电阻器R0到Rn被短接。据此，生成被第一电阻器Ra和第二电阻器Rb划分的电压作为位线感测信号PBSENSE。下面描述输出位线感测信号PBSENSE的过程。
图4是示出依照一个实施例的位线感测信号提供部件的操作的波形。
图4的波形与图3的分压器相关。假定分压器包括四个选择电阻器R0、R1、R2和R3以及四个切换元件。第一电阻器Ra、第二电阻器Rb和每个选择电阻器可以被设置为具有相同的阻抗值。
所有控制信号PBSENSE_SW<0:n>作为高电平输入，因此图3所有的切换元件都被开启并且图3所有的选择电阻器都被短接。据此，位线感测信号PBSENSE具有近似为基准电压Vref一半的电压值。
在确定的时间t1过去之后，第二控制信号PBSENSE_SW<1>从高电平变换到低电平。据此，被施加有第二控制信号PBSENSE_SW<1>的切换元件被关闭，并且被连接到相应切换元件的第二选择电阻器R1的短接状态被终止。从而，生成被第一和第二电阻器Ra和Rb以及第二选择电阻器R1划分的电压作为位线感测信号PBSENSE。据此，位线感测信号PBSENSE具有近似为基准电压Vref的2/3的电压值。
接下来，在确定的时间t2过去之后，第三控制信号PBSENSE_SW<2>从高电平变换为低电平。被施加有第三控制信号PBSENSE_SW<2>的切换元件被关闭，并且被连接到相应切换元件的第三选择电阻器R2的短接状态被终止。生成被第一和第二电阻器Ra和Rb、第二选择电阻器R1以及第三选择电阻器R2划分的电压作为位线感测信号PBSENSE。据此，位线感测信号PBSENSE具有近似为基准电压Vref的3/4的电压值。
接下来，在确定的时间t3过去之后，第四控制信号PBSENSE_SW<3>从高电平变换为低电平。被施加有第四控制信号PBSENSE_SW<3>的切换元件被关闭，并且被连接到相应切换元件的第四选择电阻器R3的短接状态被终止。生成被第一和第二电阻器Ra和Rb、第二选择电阻器R1、第三选择电阻器R2以及第四选择电阻器R3划分的电压作为位线感测信号PBSENSE。据此，位线感测信号PBSENSE具有近似为基准电压Vref的4/5的电压值。
根据依照一个或多个实施例的位线感测信号提供部件400的操作，可以提供逐渐增大的位线感测信号PBSENSE。
图5是示出向其应用依照一个实施例的位线感测信号提供部件的非易失性存储设备的页面缓冲器的电路图。
非易失性存储设备500包括存储单元阵列510和页面缓冲器520，存储单元阵列510包括大量存储单元，页面缓冲器520被连接到存储单元并且被配置为编程特定数据和读取在存储单元中所存储的数据。
非易失性存储设备的页面缓冲器520包括位线选择部件530、感测节点预充电部件540、位线感测部件550、第一到第三寄存器560、570和580以及感测节点感测部件590。位线选择部件530有选择地把偶数位线和奇数位线中任何一个连接到感测节点SO。感测节点预充电部件540向感测节点SO施加高电平的电源电压。在验证或读取操作期间，位线感测部件550根据存储单元的状态把被选位线的电压电平传送到感测节点SO。第一到第三寄存器560、570和580暂时存储要被编程到存储单元中的数据或者暂时存储从存储单元读取的数据。感测节点感测部件590根据感测节点SO的电平向第一到第三寄存器560、570和580中的每个施加地电压。
非易失性存储设备500进一步包括位线感测信号提供部件600，其被配置为输出被施加到位线感测部件550的位线感测信号PBSENSE。
不同于图3的实施例，页面缓冲器520包括三个寄存器。这用于2位多级单元(Multi-Level Cell，MLC)编程操作。
第一寄存器560包括第一数据锁存部件564、第一数据设置部件566和第一数据传送部件562，第一数据锁存部件564被配置为暂时存储数据，第一数据设置部件566被配置为输入要被存储到第一数据锁存部件中的数据，第一数据传送部件562被配置为向感测节点SO施加在第一数据锁存部件中所存储的数据。第二寄存器570包括第二数据锁存部件574、第二数据设置部件576和第二数据传送部件572，第二数据锁存部件574被配置为暂时存储数据，第二数据设置部件576被配置为输入要被存储到第二数据锁存部件中的数据，第二数据传送部件572被配置为向感测节点SO施加在第二数据锁存部件中所存储的数据。第三寄存器580包括第三数据锁存部件584、第三数据设置部件586和第三数据传送部件582，第三数据锁存部件584被配置为暂时存储数据，第三数据设置部件586被配置为输入要被存储到第三数据锁存部件中的数据，第三数据传送部件582被配置为向感测节点SO施加在第三数据锁存部件中所存储的数据。
依照2位MLC编程方法，必须形成均具有四种不同状态的分布。为此，通过向三个寄存器中的每个施加基于状态的数据来执行编程操作和验证操作。例如，如果寻求把单元维持在擦除状态(即，第一状态)中，那么数据[1]被存储在寄存器的第一节点QC_N、QM_N和QT_N中。如果寻求在大于擦除状态的状态(即，具有第二高阈值电压的第二状态)下编程单元，那么数据[100]被存储在各节点中(即，QC_N:1，QM_N:0，QT_N:0)。如果寻求在大于第二状态的状态(即，具有第三高阈值电压的第三状态)下编程单元，那么数据
被存储在各节点中(即，QC_N:0，QM_N:0，QT_N:1)。如果寻求在大于第三状态的状态(即具有最高阈值电压的第四状态)下编程单元，那么数据
被存储在各节点中(即QC_N:0，QM_N:0，QT_N:0)。如上所述，通过使每个状态下在各个寄存器中所存储的数据不相同来执行编程操作、验证操作等。
图6是示出使用向其应用依照一个实施例的位线感测信号提供部件的非易失性存储设备的编程操作的波形。
首先，在地电压正被施加到可变电压输入端子VIRPWR的状态中，放电信号DISCHe和DISCHo被施加到相应的位线BLe和BLo，由此以低电平来对位线进行放电(周期T1)。低电平的感测节点预充电信号Prech b被施加到感测节点，由此以高电平来对感测节点进行预充电。
接下来，在高电平电压正被施加到可变电压输入端子VIRPWR的状态中，放电信号DISCHe和DISCHo被施加到相应的位线，由此把位线预充电到高电平(周期T2)。停止施加感测节点预充电信号Prech b。然后施加漏选信号DSL，因此位线被连接到相应的存储单元串。这里，源选信号SSL施加作为低电平，和把高电平电压施加到共用的源线CSL，以便切断共用的源线和存储单元串。
接下来，位线选择信号BSLe施加到被连接到要编程的单元的一条位线。高电平的位线感测信号PBSENSE被施加到位线感测部件，因此感测节点被连接到被选位线(周期T3)。这里，如图4所示，把逐渐上升的位线感测信号PBSENSE施加到位线感测部件。据此，可以把流过位线的峰值电流减少大约30％。依照此操作，在位线中携带了从每个锁存部件传送到感测节点的目标擦除数据或目标编程数据。据此，改变了已经被预充电到高电平的位线的电压电平。
停止施加高电平的位线感测信号PBSENSE(周期T4)。
通过向包括要编程的单元的字线施加编程电压并且向其余字线施加通过电压来执行编程操作(周期T5和T6)。据此，要编程的单元的阈值电压可能由于FN隧道效应而上升。
图7是示出使用向其应用依照一个实施例的位线感测信号提供部件的非易失性存储设备的验证操作的波形。
首先，位线被放电，并且第二数据锁存部件574的第一节点QM_N被复位(周期T1)。
即，在正施加低电平的可变电压VIRPWR的状态中，第一和第二放电信号DISCHe和DISCHo被施加到相应的位线BLe和BLo，由此把位线放电到低电平。此外，在通过向感测节点SO施加低电平的预充电信号PRECH b来把感测节点SO变换到高电平的状态中，施加第一数据设置信号RESET，使得地电压被施加到第一节点QM_N。据此，低电平数据被存储在第一节点QM_N中。
位线被预充电到高电平(周期T2)。
即，第一电压V1的位线感测信号PBSENSE被施加到位线感测部件，使得一条位线被连接到高电平的感测节点SO。这里，把逐渐上升的位线感测信号PBSENSE施加到位线，如图4所示。据此，可以把流过位线的峰值电流减少大约30％。依照此操作，在位线中携带了从每个锁存部件传送到感测节点的目标擦除数据或目标编程数据。据此，改变了已经被预充电到高电平的位线的电压电平。
这里，高电平的位线选择信号BSLe或BSLo被施加到要读取的特定位线BLe和BLo，使得所述位线被连接到感测节点SO。
施加漏选信号DSL和源选信号SSL，使得位线被连接到存储单元串。同时，验证电压被施加到要验证的单元的字线，并且通过电压Vpass被施加到其余单元的字线。
停止施加位线感测信号PBSENSE，并且根据要验证的单元的状态来改变位线的电压电平(周期T3)。当要验证的单元的阈值电压高于验证电压时，相应的单元保持在关闭状态中，因此电荷不经由存储单元串被放电。据此，单元保持位线的电压电平已经被预充电的状态。然而，当要验证的单元的阈值电压低于验证电压时，相应的单元改变到开启状态，因此经由存储单元串对电荷进行放电。据此，位线的电压电平变换为低电平。
接下来，第二电压V2的位线感测信号PBSENSE被施加到位线感测部件，使得位线的电压状态被传送到感测节点SO(周期T4)。根据感测节点SO的状态，在页面缓冲器的第二数据锁存部件574的第一节点QM_N中设置数据。为此，数据设置信号MRST被施加到第二数据设置部件576。在要验证的单元已经被编程为具有验证电压或更大电压的情况下，感测节点的电压电平维持高电平。据此，响应于数据设置信号MRST来把高电平电压存储在第一节点QM_N中。然而，在要验证的单元尚未被编程为具有验证电压或更大电压的情况下，因为感测节点的电压电平为低，所以并不驱动感测节点感测部件590。据此，尽管施加了数据设置信号MRST，不过最初存储在第一节点QM_N中的数据也会保持原样。如上所述，即便在验证方法中，也可以施加逐级上升的位线感测信号。
如上所述，可以平滑地改变被施加用来连接位线和感测节点的位线感测信号的电压电平。据此，可以减少由于位线之间的寄生电容而导致的流过位线的峰值电流量。