移位寄存器、显示驱动器和显示器.pdf

一种移位寄存器，包括顺序激活的多个级(62)。每个级包括控制第一和第二输出电路的逻辑电路(44)。第一输出电路包括晶体管(56)形式的第一开关，当该级为活动时，所述第一开关连接级(62)的输出(GL)以接收脉宽控制(PWC)信号。当该级(62)为非激活时，晶体管(58)形式的第二开关连接该级输出(GL)以接收非激活信号电平。第二输出电路包括晶体管(60)形式的第三开关，当该级(62)为活动时，所述第三开关连接又一输出(OUT)以接收活动信号电平。当该级(62)为非激活时，晶体管(62)形式的第四开关连接又一输出(OUT)以接收非激活信号电平。每个级的又一输出(OUT)连接于至少一个相邻级的逻辑电路(44)，例如前级的复位输入和/或后级的置位输入。

1.  一种移位寄存器，包括设置成顺序激活的多个级，每个级具有控制第一和第二输出电路的逻辑电路，所述第一输出电路包括提供该级的输出信号的级输出，而第二输出电路包括该级的连接于至少另一级的逻辑电路的输入的又一输出，
所述第一输出电路包括：第一开关，当所述级为活态时，所述第一开关将所述级输出连接于该级的第一活态信号输入；以及第二开关，当所述级为非活态时，所述第二开关将所述级输出连接于该级的第一非活态信号输入，至少一些所述级的第一活态信号输入连接于所述寄存器的至少一个脉宽控制输入以接收至少一个脉宽控制信号，所述脉宽控制信号用于确定启用所述级中哪个级。

2.  如权利要求1所述的移位寄存器，其特征在于，至少一些所述级的所述第一活态信号输入连接于所述寄存器的至少一个时钟输入。

3.  如权利要求1或2所述的移位寄存器，其特征在于，至少一些所述级的所述第一非活态信号输入连接于所述移位寄存器的控制输入，以在第一工作模式中接收非活态信号电平，并在第二工作模式中接收活态信号电平，从而同时激活所述至少一些级的级输出。

4.  如权利要求1或2所述的移位寄存器，其特征在于，其中所述第一非活态信号输入被连接成接收非活态信号电平。

5.  如前面任何一项权利要求所述的移位寄存器，其特征在于，其中所述第二输出电路包括：第三开关，当该级为活态时所述第三开关将该级的所述又一输出连接于该级的第二活态信号输入；以及第四开关，当该级非活态时所述第四开关将所述又一输出连接于该级的第二非活态信号输入。

6.  如权利要求5所述的移位寄存器，其特征在于，其中所述第二非活态信号输入被连接成接收非活态信号电平。

7.  如权利要求5或6所述的移位寄存器，其特征在于，其中所述第二活态信号输入连接于所述寄存器的至少一个时钟输入。

8.  如前面任何一项权利要求所述的移位寄存器，其特征在于，每个所述开关包括放大器件。

9.  如权利要求8所述的移位寄存器，其特征在于，其中每个所述放大器件包括晶体管。

10.  如权利要求8或9所述的移位寄存器，其特征在于，其中构成所述第一开关的放大器件设有第一自举电容器。

11.  如权利要求8-10的任何一项当直接或间接从属于权利要求5时所述的移位寄存器，其特征在于，其中构成所述第三开关的放大器件设有第二自举电容器。

12.  如权利要求8-11的任何一项所述的移位寄存器，其特征在于，其中构成所述第二开关的放大器件设有第三自举电容器。

13.  如前面任何一项权利要求所述的移位寄存器，其特征在于，其中每个所述逻辑电路包括复位-置位触发器。

14.  如权利要求13所述的移位寄存器，其特征在于，每个级的所述又一输出连接于前级的复位输入和后级的置位输入中的至少一个。

15.  一种包含如前面任何一项权利要求所述的移位寄存器的显示驱动器。

16.  一种包含如权利要求15所述的显示驱动器的有源矩阵显示器。

17.  如权利要求16所述的显示器，其特征在于，包括液晶显示器。

18.  如权利要求16或17所述的显示器，其特征在于，包括连接于所述级输出的寻址电极。

移位寄存器、显示驱动器和显示器
技术领域
本发明涉及移位寄存器以及包含该移位寄存器的显示驱动器以及显示器。这种移位寄存器例如可用作或用于时钟发生器以驱动有源矩阵显示器的行和/或列。
背景技术
附图的图1示出典型的有源矩阵显示器。该显示器由图象元(像素)矩阵2构成，这些图象元排列成M行、N列。每行每列连接于电极，其中列电极连接于数据驱动器4的N个输出而行电极连接于扫描驱动器6的M个输出。
每次一行地对像素寻址。扫描驱动器包括M相时钟发生器，该发生器产生如附图2所示的一连串时钟脉冲。每个时钟脉冲OUT_i控制行i的活动。一般为使脉冲不重叠，没有两个脉冲同时为高。
可对一行中的所有像素同时寻址，或者在b像素的B区段中对像素寻址，其中bB＝N。在后一种情形下，数据驱动器也可包括所述类型的B相时钟发生器，以使每个时钟脉冲OUT_i激活区段i。
可在显示器基板上直接形成所述类型的扫描驱动器，减少显示器所需连线的数量。这是有利的，由于它减少了连接器占据的面积并导致更高机械健壮性的显示器。在这些情形中，通常对时钟发生器电路使用一种类型的晶体管。例如，电路可仅由n型晶体管构成而不是CMOS电路中通常使用的n型和p型晶体管的混合。使用一种类型的晶体管有利于降低制造成本。然而，难以使用一种类型的晶体管设计出低功率、高速的逻辑，例如AND(与)门和倒相器。
可由移位寄存器形成用于扫描驱动器的时钟发生器。移位寄存器是多级电路，能够响应时钟信号将数据序列沿其长度连续地从一个级移至另一级。一般来说，移位寄存器可移动任意数据序列。然而，当移位寄存器在扫描或数据驱动器中作为时钟发生器时，只需要沿其长度移动一个高状态。这种移位寄存器被称为“一步”移位寄存器，可能能够或可能不能够使任意数据序列移位。
这种类型的时钟发生器的一个例子披露于US6377099，并且示出于附图3中。在这种情形下，触发器24是复位置位型触发器(RSFF)，附加门26用来控制时钟的通过以当RSFF置位时使时钟传递至级的输出，并当RSFF复位时使输出拉至非激活状态。门的输出连接于下一级的置位输入和前一级的复位输入。门的输出还形成扫描驱动器的输出。
附图中的图4示出图3的时钟发生器的操作。Q_N代表级N的RSFF24的Q输出；OUT_N代表级N的门26的O输出，该输出也形成扫描驱动器的输出。当使级N置位时，Q_N上升至高逻辑电平，且其门26将时钟传至输出。当时钟上升时，OUT_N上升并且使级N+1置位并使级N-1复位，以使Q_N+1上升至高逻辑电平且Q_N-1下降至低逻辑电平。状态N+1被配置成将时钟的互补传至其输出，因此输出起初保持低。当时钟下降时，级N的输出下降并且级N+1的输出上升。这使级N复位，防止接下来的时钟脉冲传至其输出，并对级N+2置位。
US6724361描述一种相似的电路，该电路使用非重叠而互补的时钟。在这种情形中，寄存器的输出是非重叠的。电路的工作或者是相似的。
在US6845140中和在附图中的图5中披露和示出另一类型的扫描驱动器。输出级(即驱动扫描驱动器输出GOUT的级)由两个晶体管10、12构成。这些晶体管受移位寄存器逻辑14控制，由此当使该级使能时(即当逻辑14的Q输出为高且QB输出为低时)晶体管10使时钟CK传至输出，并当禁止该级时(当逻辑14的Q输出为低且QB输出为高时)将输出保持在低电源电压Voff。该电路的操作很大程度地类似于US6377099中描述的电路。
图5的扫描驱动器还包括由晶体管16和18构成的进位输出。当级N使能时，级N的晶体管16使时钟传至级N+1，在这种情况下它使级N+1使能；当禁止级N+1时，晶体管18将晶体管20的门保持在Voff。进位输出受级N和级N+1控制：级N的晶体管16受级N的逻辑输出的控制，而级N的晶体管18受级N+1的逻辑输出的控制。
级N+1的扫描驱动器输出GOUT[N+1]，而不是其进位输出，禁止了级N。
扫描驱动器输出可连接于大电容性负载，以使扫描驱动器输出具有长的上升时间。使用单独的进位输出使下一级的逻辑与扫描驱动器输出隔离，以使该上升时间对逻辑运算具有较小的影响。然而，US6845140中描述的架构的缺点在于，当级N的进位输出第一次上升时，级N+1仍然禁止，且晶体管18正在导通。因此时钟和Voff之间存在直接联系。这种联系造成短路电流流出，增加了时钟驱动器的负载，并增加了电路的功耗。
US6845140中描述的电路仅由图5所示的n型晶体管构成。在这些电路中使用的输出级是相同的：它由两个晶体管10、12和自举电容器13构成。晶体管受逻辑控制，以在任何时间恰好激活一个晶体管。第一晶体管10使时钟直接传至输出，而没有额外的逻辑或缓冲；第二晶体管12将输出下拉至低电源电压。
n型晶体管源极处的电压通常不高于V_G-V_TH，其中V_G是晶体管的栅极电压而V_TH是晶体管的门限电压。将V_G提供给输出开关的逻辑的输出则依次不高于高电源电压Von，因为相同的原因，它一般不高于Von-V_TH(由栅极电压不高于V_ON的晶体管产生)。较佳地使时钟的全电压传至输出(或者，需要增加时钟的电压，这导致较高的功耗)。这要求至少V_CKH+V_TH量的栅极电压，其中V_CKH是时钟高电压(通常等于Von)。
自举电容器13的作用是当时钟上升时增加第一晶体管的栅极电压。其操作如下：通过逻辑使晶体管10的栅极上升至使其导通的一个点；当时钟上升时，使上升传导到输出；该上升通过电容器13耦合于晶体管10的栅极，增加栅极电压，并确保晶体管10连续导通直到其源极和漏极电压基本相同为止。
小型显示器的共同的要求是具有仅刷新显示器的一部分的模式。这经常用来提供低功率，例如当显示器在有限数量的行上显示待机图像时。在这种情形下，在每次扫描中只刷新与该局部图像对应的行。以较低频度刷新显示器的整个屏幕。附图中的图6示出当仅刷新局部图像时扫描驱动器在一个帧期间的输出。轮流激活行X-Y，不激活其它行。在这种情形下，局部图像将覆盖行X-行Y。
附图中的图7示出了用于实现这种局部功能的已知方法；附图中的图8示出其操作。使用AND门30，使移位寄存器的输出与附加信号PWC逻辑结合，以当PWC为高时，使移位寄存器输出传至扫描驱动器输出，但当PWC为低时，扫描驱动器输出保持为低。通常使用容量增加的倒相器缓冲AND门的输出，以使其能够在足够短的时间内驱动由显示器的行电极呈现的负载。因此这种方法不适用于由一种类型的晶体管构成的扫描驱动器。
发明内容
根据本发明的第一方面，这里提供一种移位寄存器，该移位寄存器包括设置成顺序激活的多个级，每个级包括控制第一和第二输出电路的逻辑电路，第一输出电路包括提供级的输出信号的级输出，而第二输出电路包括连接于至少另一级的逻辑电路的输入的又一个级输出，第一输出电路包括：第一开关，当激活该级时，该第一开关将级输出连接于级的第一活动信号输入；以及第二开关，当该级为非激活时，该第二开关将级输出连接于级的第一非激活信号输入，至少一些级的第一活动信号输入连接于寄存器的至少一个脉宽控制输入以接收至少一个脉宽控制信号，该脉宽控制信号确定哪些级处于使能状态。
至少一些级的第一活动信号输入可连接于寄存器的至少一个时钟输入。
至少一些级的第一非激活信号输入可连接于移位寄存器的控制输入以在第一工作模式下接收非激活信号电平，并在第二工作模式下接收活动信号电平以同时激活至少一些级的级输出。作为代替，可连接第一非激活信号输入以接收非激活信号电平。
第二输出电路可包括：第三开关，当激活该级时，该开关将该级的又一输入连接于该级的第二活动信号输入；以及第四开关，当该级为非激活时，该第四开关将又一输出连接于该级的第二非激活信号输入。可连接第二非激活信号输入以接收非激活信号电平。第二活动信号输入可连接于寄存器的至少一个时钟输入。
每个开关可包括放大器件。每个放大器件可包括晶体管。构成第一开关的放大器件可配有第一自举电容器。构成第三开关的放大器件可配有第二自举电容器。构成第二开关的放大器件可配有第三自举电容器。
每个逻辑电路可包括复位置位触发器。每个级的又一输出可连接于前级的复位输入和后级的置位输入中的至少一个。
根据本发明的第二方面，提供了一种包括根据本发明第一方面的移位寄存器的显示驱动器。
根据本发明的第三方面，提供了一种包括根据本发明第二方面的显示驱动器的有源矩阵显示器。
显示器可包括液晶显示器。
显示器可包括连接于级输出的寻址电极。
因此可提供一种移位寄存器，其中相邻的级基本与各级的级输出隔离。因此，移位寄存器的操作基本不受各级输出呈现的负载的影响。例如，操作基本不受级输出处因容性负载引起的信号上升时间变化的影响。
可仅激活一些输出而无需附加的逻辑门或缓冲。例如，这在电路由单种传导类型的晶体管构成时是有利的。

附图简述
图1是示出已知类型有源矩阵显示器的方框图；
图2是示出图1中显示器的典型扫描驱动器的输出脉冲的波形图；
图3是已知类型扫描驱动器的方框示意图；
图4是示出图3中扫描驱动器的操作的波形图；
图5是已知类型扫描驱动器的两个级的示意图；
图6是示出局部工作模式中的扫描驱动器输出脉冲的波形图；
图7是已知类型扫描驱动器的示意图；
图8是示出图7的扫描驱动器的操作的波形图；
图9是构成本发明一个实施例的多级扫描驱动器的方框示意图；
图10是图9中的一个级的方框示意图；
图11是图9中的一个级的方框示意图；
图12是图9中的一个级的方框示意图；
图13是构成本发明另一实施例的多级扫描驱动器的方框示意图；
图14是图13中的一个级的方框示意图；
图15是示出在正常工作模式期间、图13和14中的电路操作的波形图；
图16是示出在局部工作模式期间、图13和14中的电路操作的波形图；
图17是构成本发明另一实施例的多级扫描驱动器的方框示意图；
图18是图17中的一个级的方框示意图；
图19是构成本发明另一实施例的多级扫描驱动器的方框示意图；以及
图20是图19中的一个级的方框示意图。
实现本发明的最佳方式
下文中描述的扫描驱动器作为例如图1所示类型的有源矩阵显示器中的显示驱动器。显示器可包括液晶显示器并具有连接于每个扫描器件的级输出或连接于每个扫描器件的寻址电极。如图9-12所示，第一扫描驱动器以移位寄存器的形式出现并由排列成顺序激活的数个级32构成。每个级具有复位输入(R)、置位输入(S)和时钟输入(CK)。可连接至少一些级以接收来自扫描驱动器的至少一个脉宽控制输入的脉宽控制(PWC)信号。PWC信号可用来确定为了以要求的时序提供活动输入信号要使哪些级使能。在图9-12中未示出PWC配置，但在下文中示出和描述。
例如32₁和32₃的奇数级的CK输入连接于第一时钟CK1；例如32₂和32₄的偶数级的CK输入连接于第二时钟CK2。时钟较佳为非重叠的，以使扫描驱动器输出是非重叠的。然而，时钟也可是互补的，以使扫描驱动器输出具有一致的边沿。
每个级具有两个输出：OUT和GL。每个级的GL输出形成驱动器的输出Gl_i；每个级的OUT输出连接于后级的S输入以及前级的R输入。
图10示出图9中的一个级32的构成，所有这些级是相同的。该级包括：逻辑电路34、由第一和第二开关46、48构成的第一输出电路(“输出开关”)以及由第三和第四开关50、52构成的第二输出电路(“逻辑开关”)。开关可包括例如晶体管的放大器件。逻辑电路具有分别连接于该级的S和R输入的两路输入S和R以及两路输出Q和QB。当激活逻辑时Q输出为高，而当不激活逻辑时Q输出为低；QB输出和Q是互补的。逻辑电路可实现为复位置位触发器。
逻辑电路的Q输出连接于开关36、40的控制端子；QB输出连接于开关38、42的控制端子。连接开关36以使其主要导通路径处于CK输入和GL输出之间；连接开关40以使其主要导通路径处于CK输入和OUT输出之间；连接开关38以使其主要导通路径处于低电源电压Vss1和GL输出之间；连接开关42以使其主要导通路径处于第二低电源电压Vss2和OUT输出之间。开关36、38因此形成输出开关，它们驱动扫描驱动器的输出；开关40、42形成逻辑开关，它们驱动扫描驱动器的其它级的逻辑。
电路的运作类似于US6377099中描述的。然而，GL输出之间没有连接，因此在显示器的行电极和后级或前级的逻辑之间也没有连接。因此，移位寄存器的操作不受例如行电极上升时间的影响。另外，在任何时间只有输出开关中的一个和逻辑开关中的一个处于导通状态。这防止时钟和低功率电源电压之间的短路。
图11示出图10的级的晶体管电平实施例。扫描驱动器仅由n型晶体管构成。图9中示出级之间的连接。
该级由逻辑电路44、四个晶体管46、48、50、52和自举电容器54构成。该逻辑电路具有分别连接于该级的S和R输入的两路输入S、R以及两路输出Q和QR。当逻辑电路被激活时Q输出为高，并当不激活逻辑电路时Q输出为低；QB输出和Q是互补的。逻辑电路可以是图5所示的形式14。逻辑电路的Q输出连接于晶体管46、50的控制端子；QB输出连接于晶体管48、52的控制端子。连接晶体管46以使主要导通路径处于CK输入和GL输出之间；连接晶体管50以使其主要导通路径处于CK输入和OUT输出之间；连接晶体管48以使其主要导通路径处于低电源电压Vss1和GL输出之间；连接晶体管52以使其主要导通路径处于第二低电源电压Vss2和OUT输出之间。晶体管46、48因此形成输出开关而晶体管50、52形成逻辑开关。
自举电容器较佳地连接于逻辑电路的逻辑输出OUT和Q输出之间，并用来确保晶体管46、50的控制电极上的电压增强至足以使时钟高电平完全传至GL和OUT输出的电平。如此，自举电容器的工作不受例如GL输出上升时间的影响。然而，也可将自举电容器连接在逻辑的GL输出和Q输出之间，如图12所示。
Vss1较佳地电连接于Vss2。
余下的实施例涉及开关的连接，这将使用n型晶体管来描述，但可以同样好地应用于任何形式的开关。
图13和14所示的扫描驱动器由数个级62构成。每个级具有输入R、S、CK和脉宽控制(PWC)输入。例如62₁和62₃的奇数级的CK输入连接于第一时钟CK1；例如62₂和62₄的偶数级的CK输入连接于第二时钟CK2。奇数级的PWC输入连接于第一脉宽控制信号PWC1；偶数级的PWC输入连接于第二脉宽控制信号PWC2。
在图14中，每个级由逻辑电路44、四个晶体管56、58、60、63和自举电容器64构成。该逻辑电路具有分别连接于该级的S和R输入的两路输入S、R以及两路输出Q和QB。当激活逻辑电路时Q输出为高，并当对不激活逻辑电路时Q输出为低；QB输出和Q是互补的。逻辑电路可以是图5所示的形式14。
逻辑电路的Q输出连接于晶体管56、60的控制端子；QB输出连接于晶体管58、63的控制端子。连接晶体管56以使主要导通路径处于形成级的第一活动信号输入的PWC输入和GL输出之间；连接晶体管60以使其主要导通路径处于构成该级的第二活动信号输入的CK输入和OUT输出之间；连接晶体管58以使其主要导通路径处于构成该级的第一非激活信号输入的低电源电压Vss1和GL输出之间；连接晶体管63以使其主要导通路径处于构成该级的第二非激活信号输入的第二低电源电压Vss2和OUT输出之间。晶体管56、58因此形成输出开关，而晶体管60、63形成逻辑开关。
自举电容器较佳地连接在逻辑电路的逻辑输出OUT和Q输出之间，并如前所述地工作。
图15示出当刷新显示器的全屏时正常工作的信号时序。PWC信号的时序对应于扫描驱动器输出脉冲的要求时序：每个级使对应PWC信号的一个脉冲传至GL输出。PWC脉冲的时序不一定要与CK脉冲相同：PWC信号应当在相应CK信号上升同时或在相应CK信号上升后上升，以使自举电容器工作；它应当在相应CK信号下降同时或在相应CK信号下降前下降，由于时钟的下降沿会造成相反的自举效果，降低晶体管58、60的栅极电压，并降低其导电性。
因此可使CK1和CK2彼此互补，如图15所示，或使它们分别与PWC1和PWC2基本相同。
图16示出当刷新有限数量的行时局部工作的信号时序。在图16中，仅刷新行X-Y。在这种情形下，PWC信号在非刷新行是非激活的；在刷新行的过程中，其时序如图15所示。同样，时钟可以是互补的，或其上升沿和下降沿的时序可类似于PWC1和PWC2。
PWC信号因此为了在级输出GLi提供“活动的”输出脉冲而控制使哪个级62“使能”。另外，由PWC信号脉冲的宽度确定输出脉冲的宽度，并因此选择为不同于时钟脉冲的宽度。例如，可使用具有一致时钟脉冲边沿的互补时钟CK1和CK2提供非重叠输出脉冲。
在上述实施例中，Vss1可电连接于Vss2。
在一些应用中，可能需要或要求提供一种扫描驱动器，该扫描驱动器具有在同一时间激活其某些或全部输出的能力(“全通”)。实现这个目的的配置示出于我们的未决英国专利申请No.0716753.9，并且其例子示出于图17和18中。扫描驱动器由多个级72构成。每个级具有输入R、S、CK、ALLON和PWC输入(未示出)。例如72₁和72₃的奇数级CK输入连接于第一时钟CK1；例如72₂和72₄的偶数级CK输入连接于第二时钟CK2。所有级的ALLON输入连接于信号ALLON。
每个级类似于图10所示的形式并且仅描述其区别。连接晶体管48以使其主要导通路径处于ALLON输入和GL输出之间。另外，在逻辑电路的GL输出和QB输出之间连接有自举电容器74。如前所述，这用来确保使晶体管48的控制电极上的电压升高至足以使ALLON的高电平完全传至GL输出的电平。
在正常或“第一”模式中，ALLON以例如Vss1的低电压形式保持在非激活信号电平，而驱动器如前所述地工作。在形成“全通”模式的“第二”模式中，ALLON以高电压形式保持在活动信号电平。
具有全通功能和局部工作模式的驱动器示出于图19和20。扫描驱动器由多个级82构成。每个级具有输入R、S、CK、PWC和ALLON。例如82₁和82₃的奇数级CK输入连接于第一时钟CK1；例如82₂和82₄的偶数级CK输入连接于第二时钟CK2。奇数级的PWC输入连接于第一脉宽控制信号PWC1；偶数级的PWC输入连接于第二脉宽控制信号PWC2。所有级的ALLON输入连接于信号ALLON。
每个级类似于图14并且仅描述其区别。连接晶体管58以使其主要导通路径处于ALLON输入和GL输出之间。另外，在逻辑的GL输出和QB输出之间连接有自举电容器74。如前所述，这用来确保使晶体管58的控制电极上的电压升高至足以使ALLON的高电平完全传至GL输出的电平。
在正常模式下，ALLON保持在低电压，例如Vss1，且驱动器如本文之前描述的那样工作。在“全通”模式下，ALLON保持在高电压。
已针对具有仅由n型晶体管构成的有源矩阵显示器的扫描驱动器说明了上面的实施例。本领域内技术人员可清楚地知道，所有实施例同样可应用于数据驱动器或仅由p型晶体管或n型和p型晶体管构成的电路。