通用控制器扩展模块系统、方法和装置 背景技术
【发明领域】
本发明涉及一种扩展模块，尤其是涉及一种用于统一地连接一个逻辑控制器到多种类型的输入/输出扩展模块的通用扩展模块系统、方法和装置。
相关信息
在包含可编程逻辑控制器(Programmable Logic Controller，PLC)和连续循环控制器(Continuous Loop Controller，CLC)的逻辑控制器领域中，例如，逻辑控制器一般被布置在这样一个机架结构中，该结构具有一个通过一个底板与一个或多个输入输出(I/O)模块相连的主控制器，该底板提供了一条公共总线和电源。主控制器通过该I/O模块连接到包含例如马达、开关、涡轮、锅炉等的各种自动化设备。可连接到PLC的设备的所有组合可能是无限的，而且本领域技术人员非常了解可用于连接的各种设备。此外，主控制器可连接到其它PLC以形成一个主/从方案，由此由主控制器控制从属控制器。通常，主控制器控制特定设备进行操作的时序，而从控制器负责执行用于驱动该设备的处理。
发明的目的和概述
本发明的一个目的是提供一个通用的扩展模块。
依据上述目的，本发明提供了一种用于把一个逻辑控制器连接到多种类型的输入/输出扩展模块的通用扩展模块装置，其中这些输入/输出扩展模块在控制器和自动化设备之间传递输入/输出数据。通信接口在控制器和多种类型的输入/输出扩展模块中的至少一个之间建立通信。扩展模块具有一个调节来自多种类型的输入/输出扩展模块地信号的物理结构。
本发明还提供了一种通用的扩展模块系统。逻辑控制器具有一个用于驱动一个自动化设备的结构。多种类型的一个输入/输出扩展模块把逻辑控制器连接到自动化设备。扩展模块具有一个调节来自多种类型的输入/输出扩展模块的信号的物理结构。
本发明进一步提供了一种用于调节一个逻辑控制器以和多种类型的输入/输出扩展模块接口的方法。在该新颖的方法中，有提供一个用于调节多种类型的输入/输出扩展模块的共用物理结构的步骤。接下来，提供了建立第一操作模式以调节与第一种类型的输入/输出扩展模块有关的信号。然后，提供了建立第二操作模式以调节与第二种类型的输入/输出扩展模块有关的信号的步骤。
附图简要说明
图1是I/O扩展总线信号表格；
图2a是扩展模块总线写事务的时序图；
图2b是扩展模块总线读事务的时序图；
图3是该扩展模块总线驱动器电路的示意图；
图4是I/O ASIC输出信号表格；
图5是模式0写事务的时序图；
图6是模式0读事务的时序图；
图7a是用于模式1事务的位集的表格；
图7b是模式1写事务的时序图；
图8是模式1写事务的时序图；
图9是模式1读事务的时序图；
图10是模式1读事务的时序图；
图11是在写事务期间的模式1的控制寄存器奇偶校验错误的一个时序图；
图12是在写事务期间的模式1的写寄存器奇偶校验错误的时序图；以及
图13是在写事务期间的模式1的写寄存器奇偶校验错误的时序图。
最佳实施例的详细说明
为了扩展I/O模块的容量，发明者已经提出提供一个I/O扩展槽以容纳附加的I/O扩展模块。然而，为了使描述的PLC结构处理I/O扩展模块，必须设法修改该结构以解释额外的负荷。本发明者已经建议使用一个实现了用于每一个扩展I/O模块的电接口的扩展模块。这允许在I/O总线结构中的任何地方引入额外的电能，例如+5V。此外，每个扩展模块提供了对I/O ASIC电路的保护。
有问题地是，传统上已经存在多种类型的可以和PLC结构一起使用的I/O模块。困难是每一种类型的I/O模块都具有一组不同的操作信号。因为不可能事先确定什么I/O模块将被引入到一个特定的扩展模块中，因此，本发明提供了多种操作模式以调节不同的I/O模块。换句话说，本发明提供了一个通用控制器扩展模块。
还有一个问题是，为每一个扩展模块提供多种操作模式是繁琐的。更详细地说，很难设置多种操作模式以处理每个扩展模块的各种信号和工作参数集合。此外，在每个扩展模块上提供多种操作模式需要多种电路布置，这耗费了空间和额外的电源。
为了解决上述问题，本发明提供了一种新颖的方案，用于为多种操作模式中的每一种设置信号时序。如将更详细描述的那样，这样设置时序信号以便使一组时序信号可以用来调节多种操作模式中的任何一种。这样，一种共用的、或者通用的模板可以用于多种操作模式。因此，避免了在每个设备中准备各种操作模式的繁琐任务，以及重复的电路和额外的电源要求。
按照顺序在更详细地讨论扩展模块的操作模式之前对扩展模块进行描述。在最佳实施例中，扩展模块提供了在扩展模块和控制器之间的通信。如在此处说明的那样，提供的通信通过串行接口。不过，当然，可以和本发明一起使用其它通信协议。此外，本发明考虑把一个单独的扩展模块封装在一个ASIC中，并且进一步在扩展模块ASIC内提供一个从属ASIC以提供通信接口。虽然将就这个ASIC结构描述本发明，但是本领域技术人员将会明白：这是最佳实施例，而且本发明可以依据众所周知的方法以不同于一个ASIC结构进行布置。
在任何情况下，并且利用对下列描述不局限于特定ASIC结构或者管脚分配的理解，现在将以这样的术语描述本发明。从属的ASIC为所有扩展模块(EM)都提供了串行通信。CPU提供了一个主功能设备功能，并且控制所有往返于EM的通信。扩展模块包含一个提供“从属功能”或者“从属ASIC”，以实现一个串行通信协议。该从属ASIC实现了一个状态机体系结构以提供恰当的通信和控制。由扩展模块查看的I/O扩展总线信号在下面图1中的表格中进行了描述。在初始加电时，CPU发布一个有效的XOD信号。从PLC到扩展模块以及从扩展模块到扩展模块的连接是使用一个10管脚头类型连接的1到1。
已经描述了，本发明使用了一种用于避免由于不同操作模式而重复操作的方案。在本发明中实现它的一种方式是把读和写周期配置为具有类似的时序和结构。例如，在图2a和2b中的图表说明了一个扩展模块总线读周期和写周期序列。如将要看到的那样，读周期的时序实质上是相同的，在所示的示例中是23或者24个周期。此外，每个总线事务，读或者写周期，都由在XA_OD信号上的短低电平有效脉冲启动。此外，用于读和写周期的每一个扩展模块数据都由CPU正在进行一个相同数量位长度寻址的模块地址MA启动，这里显示了用于读或者写事务的3位MA[2：0]。然后传输指示了由CPU请求的事务类型的单个位W，即Read/Write位(1＝＞Write，0＝＞Read)。然后，为每一个读和写周期传输CPU正在进行同样位数寻址的寄存器地址，RA[3：0]。接下来，为读或者写周期进行传输由CPU产生的、具有同样数量的控制寄存器奇偶校验位，即CP[1：0]。为一个读或者写事务传输一个同样长度的八位字，W[7：0]或者R[7：0]。最后，由CPU为写事务、以及由扩展模块为读事务产生数据奇偶校验DP[1：0]位。
如同将要理解的那样，读和写事务在结构和时序方面几乎是相同的。实际上，在上述事务中的唯一差别是在写事务完成之后的确认信号，即Ack[1：0]。这些确认位由从属ASIC返回到CPU。就位A1来说，0表示一个成功的写周期(无奇偶校验错误)，而1表示一个无效的写事务，遇到了数据奇偶校验错误。位A0缺省为1。在任何情况下，确认信号都在23或者24周期的时序范围之内，而且没有和预定的时序结构形成重大的偏差。在任何情况下，将参考图5-13对上述时序进行更详细的描述。
本发明通过为多个扩展模块、即多种模式提供两个相同的管脚来避免重复电路。这在图3中显示了，其图3显示了同一I/O总线电接口电路被使用用于所有模式。更详细地说，扩展模块300可以由一个或多个扩展模块从属装置ASIC 302a-302c组成。每个从属装置的302a-302c将实现一个到另一个扩展I/O总线的电接口，该另一个扩展I/O总线包含终端电路304a-304c和总线驱动器电路306a-306c。这个结构允许在菊花链接的I/O总线中的任何地方引入额外的电能，例如5V，并且提供每个从属ASIC I/O的某些保护。在本发明中，EMD信号是一个双向的信号。因此，在本发明中的控制电路被放置在总线驱动器电路上，以避免总线争用错误。三个控制信号(MSTR_IN、SLAVE_OUT、以及NEXT_OUT)被用来启用/停用EMD总线驱动器电路。
这时，将要描述EMD总线驱动器控制。一种已知的电路，诸如现货供应的SN74ABT125，可以被用作具有一条低电平有效的允许线路的总线驱动器电路。从属ASIC产生3个控制信号，以适当地启用/停用该总线驱动器。控制信号MSTR_IN启用总线驱动器电路A和B。这允许EMD信号被输入到扩展模块ASIC中，并且被输入到下一个扩展模块ASIC下游中。当检测到XAS时MSTR_IN变为有效，而且在来自一个EM的任何响应之前变为无效。信号MY_SLAVE_OUT和NEXT_SLAVE_OUT依据EM的物理地址位置控制来自EM的EMD响应。例如，MY_SLAVE_OUT控制作为由CPU寻址的一个EM的输出的EMD信号。如果由CPU寻址的EM具有一个较高的地址或者来自那个EM的下游，则信号NEXT_SLAVE_OUT把该EMD响应传递通过该EM。当CPU用一个较小的地址寻址一个EM时，则即不声明MY_SLAVE_OUT也不声明NEXT_SLAVE_OUT。在XOD发生时，所有三个控制信号立即变为无效。
更详细地说，下面将描述该从属装置ASIC的示意布局图。将要理解：该精确的布局和引脚分配以及操作参数仅仅是一种方案，而且本领域众所周知的ASIC的其它方案当然在本发明的范围之内。初始的从属装置设计是在一个使用VHDL作为设计工具的128宏单元的CPLD中开发的。CPLD设计然后移植到一个ASIC设计中。该ASIC总共具有44个管脚，用36个可用的管脚用于I/O，而8个管脚用于电源和接地。该从属ASIC的工作频率最大为4.125兆赫，其很好地在该ASIC性能之内。扩展模块最好是与输入/输出扩展槽中的至少一个相连。在图4中的表格定义了从属ASIC所需的输入和输出。
如描述的那样，本发明调节所有的扩展模块I/O结构。这通过实现多种具有相似的时序图结构的操作模式来完成。将参考图5-13对在ASIC内的两种操作模式、模式0和模式1进行描述。为第一种类型的I/O扩展模块开发了模式0。同时，模式1用于第二种类型的I/O扩展模块。如同将要看到的那样，在这些模式之间的ASIC操作中唯一相当大的差异是EXT0和EXT1数据端口的实现。
如所提及的那样，将参考两种操作模式对从属ASIC加以描述。然而，当然本发明包含多种操作模式，以调节所有的扩展模块I/O结构。简言之，模式0用于存在有具有8IN/8OUT或者较少数据点或者管脚的扩展模块类型的情况中。就管脚分配而言，在模式0中，EXT0总线是一个8位输入寄存器，而EXT1总线是一个8位低电平有效的输出寄存器。因此，EXT0数据总线和EXT1数据总线直接和扩展模块数字I/O接口。
当扩展模块I/O结构大于8IN/8OUT或者用于一个智能模块时，使用模式1。就管脚分配而言，因此，在模式1中，EXT0总线用作一个8位高电平有效的双向数据总线，而EXT1总线用作8位的地址和控制。因此，需要外部寄存器和解码电路用于模式1的操作。顺便说一下，EXT0数据端口的极性对于模式0和1是“高电平有效”的。EXT1数据端口是“低电平有效”的，同时在模式0操作和在模式1中，控制线是“低电平有效”的，而地址线是“高电平有效”的。
应当注意到：相同端口被用于模式0和模式1。在模式0的情况下，在扩展模块的类型具有8IN/8OUT或者较少数据点或者管脚时，EXT0总线被用作一个8位输入寄存器，而EXT1总线是一个8位低电平有效的输出寄存器。在模式0中，EXT0数据总线和EXT1数据总线直接和扩展模块数字I/O接口。精确相同的端口和管脚被用于模式1。如同再调用的那样，当认为扩展模块I/O结构大于8IN/8OUT用于一个智能模块时，使用模式1。在模式1中，EXT0总线用作一个8位高电平有效的双向数据总线，而EXT1总线用作8位的地址和控制。因此，从模式0到模式1，EXT0端口从一个输入寄存器变为一条双向总线。EXT1从一个输出变换为一个地址和控制寄存器。
为了确定恰当的操作模式，本发明提供了一个专用寄存器，ID_REG。ID_REG寄存器由每个扩展模块在加电时解码以确定它的操作模式。ID_REG还由CPU读取以确定扩展模块类型。
在任一模式中的事务在检测到XOD时被启动。这个检测把状态机放置到它的本地状态中，并且如果在模式0中则清除EXTI数据端口，或者如果在模式1中则清除外部输出寄存器。同样在初始加电时，从属ASIC确定它的模块地址(MA_IN)、操作模式(模式0或者1)，并且通过把它的模块地址递增1来传送下一个模块地址(MA_OUT)。一旦释放了XOD，则从属ASIC状态机连续地监控来自它的本地状态的XAS信号。
当XAS变为有效并且在EMC0时钟的第一个上升沿跃迁到状态0时，启动一个总线事务。在状态0处，状态机被置入一个已知状态，而且在EMC0时钟的下一个上升沿过渡到状态1。如果在任何时候XOD信号变为有效，则EXT1数据端口被异步地重置，并且状态机返回到它的本地状态。如果在模式1操作中，则外部输出寄存器被异步清除，而且状态机返回到它的本地状态。XAS的下一次出现同步地把状态机放置到一个已知状态、即模式0或者1的一个中，并且启动一个读或者写事务。下面将为读和写事务中的每一个描述模式0和1。
下面将参考图5对模式0写事务进行描述。一旦如先前描述的那样检测到一个正确的XAS，从属ASIC就在EMC0时钟的第一个上升沿过渡到控制状态机的状态0。在状态0处，声明MSTR_IN信号，并且启用EMD信号作为到该从属ASIC的一个输入。控制状态机开始移入从EMC0时钟1(状态1)的上升沿开始、并且在EMC0时钟10(状态10)的上升沿结束的控制寄存器数据。在状态4(EMC0时钟4)处，从属ASIC确定从CPU中移入的模块地址(MA)是否等于在加电时传送进来的模块地址(MA_IN)，并且如果是相等的则声明“My_addr”。在地址不相配的情况中，不声明My_addr，并且状态机继续通过保持状态来解决恰当的EMD总线驱动器控制和控制寄存器奇偶校验检查。在状态10处，从属ASIC确定要发生的事务类型，并且在下一个EMC0时钟进入写状态机或者读状态机。
在一个写事务期间，从属ASIC移入在状态11(EMC0时钟11)开始、并且结束于状态20(EMC020)的写数据。此外，在状态11期间，检查控制寄存器奇偶校验，并且如果在该控制寄存器上检测到一个错误，则写状态机返回到一个空闲状态，并且在下一个EMC0时钟上，控制状态机返回到它的本地状态。EXT1数据端口没有被干扰，而且MSTR_IN总线控制信号变为无效。如果没有检测到控制寄存器奇偶校验错误，则因此移入该写数据。在状态20处，释放MSTR_IN总线控制信号，并且在状态21处状态机为一个返回到CPU的响应准备EMD总线控制信号。如果“My_addr”是有效的，则声明MY_SLAVE_OUT总线控制信号。如果“My_addr”不是有效的，则只有当CPU已经寻址了一个更大地址的模块时，才声明NEXT_SLAVE_OUT总线控制信号。
在状态22处，从属ASIC在写数据上进行奇偶校验检查。当检测到一个写数据奇偶校验错误时，从属ASIC返回一个无效的(11)确认到CPU，而且没有向EXT1数据端口给出新的数据。如果没有检测到奇偶校验错误，则从属ASIC返回一个有效的(01)确认到CPU，解码寄存器地址(RA)，并且如果寄存器地址‘C’(十六进制)已经被解码了的话则在EXT1数据端口上启用新的数据。如果其它任何寄存器被解码了的话，则状态机仍然返回一个有效确认到CPU，但是不向该EXT1数据端口给出新的数据。这仅仅当在模式0操作中时才是正确的。在EMC0时钟24的上升沿，写状态机返回到一个空闲状态，而且控制状态机返回到它的本地状态。因此，结束该模式0、写总线事务。
在图6中显示了一个模式0读事务。这里说明了一个用CPU寻址RA8(十六进制)的模式0读事务。重要的是要注意到：控制状态机与先前的写总线事务进行相同的操作，除了在状态10处现在它进入读状态机之外。在状态11处，读状态机释放EMD总线控制信号MSTR_IN，选取EMD(EMD_TRI_EN)双向端口作为一个输出，并且检查控制寄存器奇偶校验。如果发生了一个奇偶校验错误，则读状态机返回到一个空闲状态，并且控制状态机在EMC0时钟的下一个上升沿返回到本地状态。如果没有检测到错误，则读状态机在EMC0时钟的下一个上升沿过渡到状态12。
在状态12处，状态机通过声明总线控制信号MY_SLAVE_OUT，为一个返回到CPU的响应准备EMD总线控制信号。此外在状态12处，解码寄存器地址(RA)以确定数据源。如果RA解码为0，则启用ID_BUF数据，如果RA解码为8，则启用EXT0数据总线，而且如果解码了其它任何地址，则启用十六进制值FF。在EMC0 12的下降沿，用来自EXT0数据总线、ID_BUF、或者FF缺省值的适当数据加载“R”寄存器。对于在图2中的情况，EXT0数据被加载到“R”寄存器中。在EMC0时钟的下一个上升沿(状态13)，读状态机把读取数据位7移到EMD线上，而且在EMC0时钟20(状态20)的上升沿把最后的读取位0移入。从属ASIC在8位读取数据上产生2个奇偶校验位PR1和PR0，并且在状态21和22处把这个数据移到EMD线路上。在状态23处，所有的EMD总线控制信号被释放，而且读状态机返回到一个空闲状态，并且控制机返回到它的本地状态。因此，结束模式0读总线事务。
下面将描述模式1操作。应当回想起来，在模式1中，使用了与用于被用于模式0的扩展模块相同的管脚。然而，在模式1中，EXT1总线被用作控制端口。将参考在图7a中的表格将描述通过EXT1总线控制模式1的各个位分配。
下面将描述模式1写总线事务。重要的是要注意到：控制寄存器状态机和写状态机对模式1起到和先前就模式0描述的相同的作用。然而，在模式1的情况下，外部端口使用和可用的寄存器不同于模式0。在模式1中，EXT1数据端口被用作一个用于外部解码电路的控制端口，而EXT0数据端口是一个双向的数据端口。应当理解：精确相同的管脚被使用用于模式0和模式1模式。换句话说，不需要用于两种不同类型的I/O扩展模块的额外的或者修改的电路。本发明考虑了使用相同管脚到两种类型的连接。只需要改变模式，而且提供了到多个扩展模块的通用连接。
如图7b和8所示，在EMC0时钟21的上升沿上把写数据启用到EXT0数据端口上，而且持续有效3个时钟周期。寄存器地址(RA[3：0])分别在EMC0时钟5、6、7、和8的下降沿上被计时到EXT1数据端口上。所有16个寄存器地址都可用于外部解码。在ECMO时钟22的下降沿上声明WRSTRB，并且在EMC0时钟23的下降沿上清除WRSTRB。在ECMO时钟16的下降沿上声明信号忙(Busy)，并且在EMC0时钟24的下降沿清除该信号。如果在WRITE字节上检测到一个奇偶校验错误，则ASIC寄存器和外部寄存器保持它们最后接收的值。详细的时序信息参考图7b和8。
下面将参考图9和10描述模式1读总线事务。控制寄存器状态机和读状态机起到和在模式0中相同的作用，但是外部端口使用和可用的寄存器不同于模式0。在模式1中，EXT1数据端口用作一个用于外部解码电路的控制端口，而EXT0数据端口是一个双向的数据端口。此外，在模式1中，CPU能够利用仍然为ID寄存器的寄存器0访问所有的16个寄存器。
在最佳实施例中，从寄存器地址(RA)00(十六进制中)寻址ID寄存器，并且在DWG 2808000的第8部分中进行了定义。从属ASIC用0填充位7，并且依据模块类型硬连线剩余的7位。依据ID寄存器定义，从属ASIC仅仅为十六进制的ID寄存器值01、04、和05，在ASIC模式0中操作。其它所有的ID寄存器值在模式1中操作。当然，这里阐述的特定参数仅仅是示范性的，而且如本领域技术人员众所周知的那样，这些特定参数能够在本发明的范围内进行修改。
本发明进一步为所有的总线事务模式和类型、即读或者写，提供了一种用于奇偶校验检查的通用方法。图11-13说明了显示各种奇偶校验错误的模式1读和写总线事务。尤其是，这些图说明了在这些条件下的总线操作/响应。模式0总线事务以同样方式对这些错误作出反应。再次，本发明准备了到多个扩展模块的通用响应。更详细地说，图11说明了在一个写事务期间的模式1的控制寄存器奇偶校验错误。在这种情况下，总线EXT1在位RA3：RA0中对奇偶校验错误作出反应，并且因此导致位EXT1(3)：EXT1(0)变为有效。因此，断开MSTR_IN控制信号，而且中断该事务。图12说明了在一个写事务期间模式1的写寄存器奇偶校验错误。类似地，位RA3：RA0表示一个奇偶校验错误，而且响应于此，断开MSTR_IN控制线并且中断该事务。图13说明了在一个读事务期间模式1的控制寄存器奇偶校验错误。相同的情况适用于这个实例，其中RA3：RA0位表示奇偶校验错误而且断开MSTR_IN控制信号。因此，本发明在每一种模式中和为所有类型的事务，无论读或者写，使用了相同的位来提供不变的奇偶校验。