集成存储器 本发明涉及一种集成存储器，具有存储单元，其设置在存储单元阵列内、字线与位线的交叉点并各有选择元件，用于选择存储单元；其字线与所述选择选择元件的控制端相连；具有一个行解码器，它通过其产生的解码信号根据行地址激励字线；在所述行解码器的输出端设置第一放大器单元，它将解码信号传输到所述字线上，该放大器单元在存储单元阵列的边缘与相应的字线的一端相连。
在EP0428785 A1中描述了这样一种集成存储器，其中，在各单元阵列块之间设置有用于控制字线的驱动器。该驱动器控制来自字解码器的读出信号。
在迄今采用的所谓“折叠位线结构”中，一对位线中的两条位线在存储器中的一个布线平面上相互平行布置。在存储器进行信号存取时，两条相互关联的位线中各有相反的电位存在，即逻辑1与逻辑0。由于存在相反的电位，该位线对与其交叉的字线会产生至少部分地干扰。人们设想在未来地存储器上采用所谓“垂直折叠位线结构”。在这种结构中，一对位线中的两条位线不在存储器的一个共同布线平面上，而是处于上下两个不同的布线平面内。因此，在这种存储器中，对与位线交叉的字线因电容耦合而产生的干扰不再有补偿效应。所以，在这类存储器上，位线中的信号可能会受到不容许的方式的干扰。
本发明的目的在于提供一种集成存储器，具有存储单元，其设置在存储单元阵列内、字线与位线的交叉点并各有选择元件，用于选择存储单元；其字线与所述选择选择元件的控制端相连；具有一个行解码器，它通过其产生的解码信号根据行地址激励字线；在所述行解码器的输出端设置第一放大器单元，它将解码信号传输到所述字线上，该放大器单元在存储单元阵列的边缘与相应的字线的一端相连。它可避免因上述干扰而导致的不利影响。
本发明的目的是这样实现的：
一种集成存储器，
-具有存储单元，其设置在存储单元阵列内、字线与位线的交叉点并各有选择元件，用于选择存储单元；
-其字线与所述选择选择元件的控制端相连；
-具有一个行解码器，它通过其产生的解码信号根据行地址激励字线；
-在所述行解码器的输出端设置第一放大器单元，它将解码信号传输到所述字线上，该放大器单元在存储单元阵列的边缘与相应的字线的一端相连，
其特征在于，
各字线上至少设置一个第二放大器单元，用于放大从所述第一放大器单元传输到所述字线上的解码信号，
该放大器单元位于存储单元阵列内并与相应的字线连接；
-所述各字线由设置在存储器不同布线平面上的各第一电导结构和第二电导结构构成；
-所述各第一电导结构基本上是一体结构；
-所述各第二电导结构是由多个分段构成的，其相互之间是断开的，各段与相应的第一电导结构相连；
-并且所述第二放大器单元设置在所述第二电导结构上各段之间的中断处并与第一电导结构相连，用于放大传输到所述第一电导结构上的解码信号。
本发明的优选方案或改进方案包括在从属权利要求中。
根据本发明，各字线至少配有一个附加的第二放大器单元，用于放大从第一放大器单元输送到字线上的解码信号。所述第二放大器单元设置在单元阵列内并与所属字线相连。
因此，第二放大器单元在单元阵列内在本地对输送到其内部的解码信号进行放大。通过附加放大解码信号，可避免由于干扰、如在位线上出现的信号交换而产生的串扰对字线的影响。
在第二放大器单元中最好采用一个保持电路，其仅放大输入到其内部的解码信号，而不放大解码信号反馈信道中的信号，该信号产生于各字线中。由此可以避免由于存在第二放大器单元而使输送到字线上的解码信号产生传输时间延迟。
第二放大器单元例如可设置在相应字线上的与相应第一放大器单元相反的一端处。在此处放大输送到字线上的解码信号的优点是，此处信号最弱，因为距离第一放大器单元最远。
以下将借助于附图进一步描述本发明的各实施例。
图1表示本发明所述集成存储器的第一实施例；
图2表示所述集成存储器的第二实施例。
图1中表示了一种集成存储器，其存储单元MC设置在位线BL与字线WLi的交叉点处。为清晰起见，在图1中仅表示了一条位线BL和三条字线WLi。位线BL的选择是通过一个列解码器(图中未示)根据输送到存储器中的列地址信号进行的。字线WLi的选择是通过一个行解码器RDEC根据输入的行地址信号RADR进行的。响应于行解码器RDEC而产生的解码信号通过第一放大器单元DRVi被输送到字线WLi上。在这类存储器中，第一放大器单元DRVi通常位于存储单元阵列MA之外，并在存储单元阵列MA的边缘处与对应于第一放大器的字线Wli之一端相连。
根据本发明，采用保持电路形式的放大器单元H位于存储单元阵列MA之内，所述保持电路用于放大存在于字线WLi中的解码信号。各保持电路有两个反向并联设置的反向器D。保持电路H设置在字线WLi上远离第一放大器单元的端部，这样可在信号最弱的位置放大存在于字线上的解码信号。
图2表示了集成存储器的第二实施例，其与图1中所示的子线WLi的结构有所不同。各字线WLi上有设置在存储器不同布线平面上的第一电导结构WLSi0和第二电导结构WLSi1、WLSi2、WLSi3。两个不同的布线平面是通过在存储器上设置的上下电导层形成的。其中，第一电导结构WLSi0是由金属、如铝制成的。第二电导结构WLSi1、WLSi2、WLSi3是用多晶硅制成的。第一电导结构WLSi0是一体结构，而第二电导结构WLSi1、WLSi2、WLSi3被分成若干分段，其相互之间是断开的，每段都是通过一个对应的层间连线与所属第一电导结构WLSi0相连。
第二电导结构WLSi1、WLSi2、WLSi3构成了存储单元MC的选择晶体管T的栅极。图2中清楚地表示了一个存储单元MC。位线BL通过选择晶体管T上的控制端与存储单元MC的一个存储电容器C的电极相连。存储电容器C的另一电极接地。
图2中，第二电导结构WLSi1、WLSi2、WLSi3的每个分段均与位线BL有多个交叉点，所以每段都与存储单元MC有多点连接。为清晰起见，在图2中仅表示出一条位线BL。
图2所示的存储器中每条字线WLi都有多个第二放大器单元H，其各自设置在第二电导结构WLSi1、WLSi2、WLSi3的分段之间的中断处。在这些区域内，由于中断的存在总能提供一定的空间，该空间用于布置第二放大器单元H。由于在各字线WLi上设置多个第二放大器单元H，所以每个第二放大器单元H的尺寸相对较小。这样足以放大传输到字线上的解码信号，因而足以抑制干扰信号。
图2所示的第二放大器单元H也可以不采用图示的保持电路，而是直接通过解码信号传输通道中的放大单元来实现。不过，这可能意味着传输到字线WLi或第一电导结构WLSi0上的解码信号的传输速度降低，这通常是人们所不希望的。