快闪存储器的制造方法 (一)技术领域
本发明涉及一种快闪存储器的制造方法，特别是一种可提供高电容耦合比例(capacitive coupling ratio)的堆叠栅式快闪存储器制造方法。
(二)背景技术
只读存储器(Read Only Memory)简称为ROM，而ROM所存入的记忆或数据不会因为电源供应的中断而消失，因此又称为非易失性存储器(Non-Volatile Memory)。而非易失性存储器在不断改进之下，发展出了快闪存储器(flash memory)。快闪存储器(flash memory)具有电编程(electrical program)及电擦除(electrical erasure)两种操作。一般而言，快闪存储器是由记忆单元阵列(memory cell array)与外围电路两大部分组成，其中作为资料储存的快闪记忆单元阵列是由许多记忆单元排列整齐于阵列交错的字线(word line)与位元线(bitline)中所构成。而外围电路则是提供快闪存储器操作时所需的电源供应电路，及资料输入、输出的相关电路。依据栅极电极形状分类，快闪记忆单元可区分为两大类，一为堆叠栅式(stack-gate)快闪记忆单元，另一为分离栅式(split-gate)快闪记忆单元。
传统的堆叠栅式快闪存储器的技术，参见美国专利6,180,459，可为一典型的代表。如图1A所示，提供了一个半导体基板1，依序形成隧道氧化层2、第一多晶硅层3及氮化硅层4。如图1B所示，于半导体基板1上形成浅渠沟隔离5，以定义出主动区。如图1C所示，去除氮化硅层4后，再依序沉积一薄介电层6及第二多晶硅层7。如图1D所示，图案化定义出控制栅(control gate)，并使用微影蚀刻完成控制栅(control gate)，最后完成整个堆叠栅(stack-gate)。
很明显，使用传统技术制造的堆叠栅式快闪存储器，制程步骤繁杂，造成可靠度不佳而降低优良率，增加制造成本，影响其竞争力。而且传统技术，在集成电路制程进入次微米或深次微米技术时，将会严重影响其竞争力。此外，传统技术无法进一步提高电容耦合比例(capacitive coupling ratio)，以增加快闪存储器的电性，在集成电路制程进入次微米或深次微米技术时，无法进一步提升快闪存储器的电性，也将无法提高产品品质，从而失去市场的竞争优势，落后于其他竞争对手。
(三)发明内容
本发明的目的是提供一种快闪存储器的制造方法，该方法可以降低制程的复杂度，使可靠度增加而优良率提高。
根据本发明地一个方面，一种快闪存储器的制造方法包括以下步骤：(a)提供一已完成前段制程的半导体基板，其中该半导体基板上已形成一隧道氧化层及其上方的第一导电层，与浅渠沟隔离(STI)；(b)移除部分该第一导电层，使该浅渠沟隔离(STI)高出该第一导电层；(c)沉积一介电层，并回蚀(etchback)停止于该第一导电层，以形成间隙壁(spacer)；(d)以该间隙壁为蚀刻遮罩，蚀刻该第一导电层形成一沟槽；(e)移除部分该浅渠沟隔离(STI)，使该沟槽外表面露出；(f)移除该间隙壁，以形成一浮置栅(floating gate)。
根据本发明的另一个方面，一种快闪存储器的制造方法包括以下步骤：(a)提供一已完成前段制程的半导体基板，其中该半导体基板上已形成一隧道氧化层及其上方的第一导电层，与浅渠沟隔离(STI)；(b)移除部分该第一导电层，使该浅渠沟隔离(STI)高出该第一导电层；(c)沉积一介电层，该介电层与该浅渠沟隔离(STI)使用相同材料，并回蚀(etchback)停止于该第一导电层，以形成间隙壁(spacer)；(d)以该间隙壁为蚀刻遮罩，蚀刻该第一导电层形成一沟槽；(e)同时移除该间隙壁及部分该浅渠沟隔离(STI)，使该沟槽外表面露出，以形成一浮置栅(floating gate)。
通过下面的结合附图对本发明的详细说明，将会使本发明的上述目的、优点以及发明内容变得更加清楚。
(四)附图说明
图1A至图1D是传统的快闪存储器制程示意图。
图2A至图2F是本发明较佳实施例，以及制程步骤示意图。
附图标号：
1、8半导体基板；2、9隧道氧化层；5、11浅渠沟隔离；3第一多晶硅层；4氮化硅层；6、15薄介电层；7第二多晶硅层；10第一导电层；12介电层；13沟槽；14浮置栅；16第二导电层；17控制栅。
(五)具体实施方式
一种快闪存储器的制造方法，其步骤如下：提供一半导体基板8，依序形成一隧道氧化层9及第一导电层10后，再形成浅渠沟隔离11(Shallow trench isolation；ST1)，如此已完成前段制程，其中第一导电层10为多晶硅(poly-silicon)、金属硅化物(metal silicide)或非晶硅(amorphous silicon)其中一种，且其厚度在1000至5000间。当然为业界所熟知的，前段制程亦可改成不同顺序来实现，例如：先在半导体基板上形成浅渠沟隔离(STI)，再依序沉积一隧道氧化层9及第一导电层10。
本发明的重点是，移除部分第一导电层10，使该浅渠沟隔离11(STI)高出该第一导电层10，以利后续制程需要，如图2所示。
如图2B所示，沉积一介电层12，并进行该介电层12回蚀(etchback)，停止于第一导电层10，使该介电层12形成间隙壁(spacer)，并暴露出第一导电层10的部分表面，其中该介电层12厚度为100至1000间。
如图2C所示，以介电层12形成的间隙壁(spacer)为蚀刻遮罩(etching mask)，利用传统微影蚀刻的技术，将第一导电层10形成一沟槽13，而沟槽13所露出的内表面，即是浮置栅14(floating gate)与控制栅17(control gate)(如图2F所示)之间所容纳部份的表面积，当容纳部份的表面积较大时，电容耦合比例(capaciti vecoupling ratio)也较大，从而增加快闪存储器的电性。
一般而言，浅渠沟隔离11所使用的填充材料为二氧化硅(SiO2)，但亦有人采用氮化硅(SixNy)，当介电层12使用的材料与浅渠沟隔离11所使用的填充材料不相同时，移除部分浅渠沟隔离11后，便如图2D所示，使沟槽13的外表面露出，以增加与控制栅17(controlgate)(如图2F所示)之间所容纳部份的表面积，加大电容耦合比例(capacitive coupling ratio)。当介电层12使用的材料与浅渠沟隔离11所使用的填充材料相同时，便可同时移除介电层12形成间隙壁(spacer)及部分浅渠沟隔离11，使该沟槽外表面露出，以形成一浮置栅14。
如图2E所示，去除介电层12后，再沉积一薄介电层15作为中间层，其为氮化氧化层(NO)或氧化氮化氧化层(ONO)中的一种，且厚度在50至300之间。再沉积一第二导电层16，其为多晶硅或金属硅化物或非晶硅中的一种。
如图2F所示，然后图案化第二导电层16，利用微影蚀刻技术形成一控制栅17(control gate)，如此便完成堆叠栅(Stack-gate)。
综上所述，本发明至少有下列优点：用本发明的方法所制得的浮置栅，较传统技术制程简单，使可靠度上升，进而提升优良率，降低制造成本，增加业界的竞争力。而且本发明所采用的方式，可达成更窄线宽的效果，在集成电路制程进入次微米或深次微米技术时，将进一步更提升业界的竞争力。此外，用本发明的方法所制得的浮置栅，因为暴露出较多的表面积，可进一步提高电容耦合比例，进而增加快闪存储器的电性，使产品品质提升，从而加强市场的竞争优势。
上述结合附图对本发明较佳实施例的详细说明，仅用于理解本发明的实施，非用于限定本发明，而熟悉此领域技的技术人员在领悟本发明精神后，可以在不脱离本发明之精神范围内，作些某些更动、修改及同等变化替换。因此本发明的保护范围由其后的权利要求书限定。