嵌入式存储器的接触插塞的制作方法 【技术领域】
本发明涉及半导体的制造工艺，尤其是一种制作嵌入式存储器(embedded memory)的接触插塞(contact plug)的方法。背景技术
为了避免嵌入式存储器中的各种元件发生短路，半导体晶片中的各电路与每一个元件之间均覆盖有一绝缘层，然后再利用黄光及蚀刻制程(photo-etching-process，PEP)，于绝缘层中会形成复数个接触洞(contacthole)，并于接触洞中填满导电层，以达到内部电连接(electricalinterconnection)各金属氧化物半导体晶体管以及电路的目的。
请参考图1至图8，图1至图8为习知于一半导体晶片10上制作一嵌入式存储器的转接介层与带接触的方法示意图。如图1所示，半导体晶片10的硅基底16表面已定义有一存储阵列区12以及一周边电路区14，且存储阵列区12中包含有至少一单胞井(cell-well)18，而周边电路区14中包含有至少一N型井(N-well)20以及至少一P型井(P-well)22。习知方法是先同时于存储阵列区12以及周边电路区14上分别形成复数个栅极24、26、28，且各栅极24、26、28周围均设有一侧壁子30以及一轻掺杂漏极(lightly doped drain，LDD)32，而栅极26、28周围则另形成有一源极34与漏极36，并相绝缘以一浅沟隔离(STI)15。
接着如图2所示，于半导体晶片10表面形成一介电层38，例如一二氧化硅层。然后再利用一黄光制程于介电层38表面定义数个浅金属连接区(metal connection region)40的图案，如图3所示。随后利用另一黄光制程于介电层38中定义第一44、第二42、及第三接触窗(contactwindow)46，如图4所示。其中第一接触窗44是用来连接电容(capacitor)，第二接触窗42是用来连接位元线(bit line)，即为转接介层(landing via)。第三连接窗46是周边电路区14的带接触(strip contact)中连接源极或漏极的部分。第一44、第二42与第三46接触窗的深度相同，因此三者位于同一水平面。
如图5所示，接着利用一黄光制程于介电层38中形成第四接触窗48。第四接触窗48是周边电路区14地带接触中用来连接栅极的部分，因为其深度较浅，所以与第一44、第二42和第三接触窗46位于不同水平面，且第三与第四接触窗分别连接不同晶体管的栅极与源极或漏极，因此两者位于不同垂直剖面上。然后如图6所示，于硅基底16上依序形成一障碍层50和一介电层52，其中障碍层50和介电层52可分别由氮钛层以及氧化钽层所构成。
随后如图7所示，利用一光阻层(未显示)作为罩幕来蚀刻介电层52，使得介电层52仅残留于第二接触窗42与其金属连接区40中。如图8所示，于硅基底16表面沉积一金属层54，并使得金属层54填入各接触窗42、44、46、48与金属连接区40中，最后再利用介电层38作为蚀刻停止层来对金属层54进行一平坦化制程。
然而，在上述所揭露的习知制作嵌入式存储器的区域内连线的方法中，是先于存储阵列区以及周边电路区完成各栅极的制作后，再分别形成各转接介层与区域内连线，因此习知制程步骤较为复杂亦较耗费成本。此外，各转接介层与区域内连线中仅填入一导电层作为导电物质，因此接触电阻较高且导电性较差。发明内容
本发明的主要目的在于提供一种嵌入式存储器的接触插塞的制作方法，以整合嵌入式存储器各栅极以及接触插塞的制程，并有效降低各接触插塞的电阻值。
本发明的方法是先于一定义有一存储阵列(memory array)区及一周边电路(periphery circuits)区的半导体晶片表面形成一第一介电层以及一未掺杂多晶硅(undoped polysilicon)层，然后使该存储阵列区上方的该未掺杂多晶硅层形成为一掺杂多晶硅层，接着于该半导体晶片表面依序形成一保护层以及一第一光阻层以于该存储阵列区上依序形成复数个栅极(gate)以及轻掺杂漏极(LDD)。于该半导体晶片表面依序形成一氮硅层、一第二介电层以及一第二光阻层，然后于该第二介电层中形成复数个接触插塞洞(contact plug hole)并于各该接触插塞洞中填满一多晶硅层，以于该存储阵列区上方形成各该接触插塞。接着去除该周边电路区上方的该第二介电层、该氮硅层以及该保护层，并于该周边电路区上形成各该栅极。最后于该周边电路区中的各该栅极周围及侧壁分别形成一轻掺杂漏极(LDD)以及侧壁子(spacer)，然后于该周边电路区中的各该栅极周围形成一源极(source)与漏极(drain)以及进行一自行对准金属硅化物(self-aligned silicide，salicide)制程，以于各该接触插塞顶面、该周边电路区中的各该栅极的顶面以及各该源极与各该漏极表面形成一金属硅化物(silicide)层。其中，形成于各该接触插塞顶面的金属硅化物层用来降低各该接触插塞的接触电阻。
本发明的嵌入式存储器的接触插塞制作方法，整合了嵌入式存储器中存储阵列区与周边电路区的栅极与接触插塞的制作。而且，本发明于各接触插塞顶面以及周边电路区中的各栅极的顶面以及各源极与各漏极表面同时形成一金属硅化物(silicide)层，因此可以降低其电阻值，进而增进其电性表现。附图说明
图1至图8为习知制作嵌入式存储器的接触插塞的方法示意图；
图9至图19为本发明制作嵌入式存储器的接触插塞的方法示意图。
图示的符号说明
10、60半导体晶片 12、62存储阵列区
14、64周边电路区 16、72硅基底
18、66单胞井 20、68N型井
22、70P型井 30、106侧壁子
24、26、28、86、104栅极
32、88轻掺杂漏极 40金属连接区
34、108源极 36、110漏极
38、52、74、92介电层
42第一接触窗 44第二接触窗
46第三接触窗 48第三接触窗
50障碍层 76未掺杂多晶硅层
78罩幕层 80掺杂多晶硅层
82保护层 84、94、102光阻层
90氮硅层 96接触插塞洞
98多晶硅层 112自动对准硅化物层
100接触插塞具体实施方式
请参考图9至图19，图9至图19为本发明于一半导体晶片60上制作嵌入式存储器(embedded memory)的接触插塞(contact plug)的方法。如图9所示，半导体晶片60的硅基底(silicon substrate)72表面已定义有一存储阵列区(memory array area)62以及一周边电路区(peripherycircuits region)64，且存储阵列区62中包含有一单胞井66，而周边电路区64中包含有一N型井68以及一P型井70，各区域以数个浅沟隔离61分隔。
本发明方法是先于半导体晶片60表面依序形成一介电层74以及一未掺杂多晶硅(undoped polysilicon)层76。介电层74由二氧化硅(silicondioxide，SiO2)所构成，用来作为各栅极的栅极氧化层。然后如图10所示，在周边电路区64上方形成一罩幕层78，并对存储阵列区62上方的未掺杂多晶硅层76进行一离子布植制程，以使存储阵列区62上方的未掺杂多晶硅层76形成为一掺杂多晶硅层80。
如图11所示，在去除周边电路区64上方的罩幕层78之后，接着于半导体晶片60表面依序形成一保护层82以及一光阻层84。保护层82由一氮硅化合物所构成，且保护层82底部另生成有一氮氧化硅(silicon-oxy-nitride，SiOxNy)层(未显示)，用来做为一抗反射层(anti-reflectioncoating，ARC)。接着进行一黄光制程，以于存储阵列区62上方的光阻层84中定义出复数个栅极86的图案，随后利用光阻层84的图案当作硬罩幕，以蚀刻存储阵列区62上方的保护层82以及掺杂多晶硅层80，直至介电层表面74，以于存储阵列区62上形成各栅极86，如图12所示。
然后如图13所示，在去除光阻层84之后，进行一离子布植制程，以于存储阵列区62中的各栅极86周围形成一轻掺杂漏极(LDD)88，接着于半导体晶片60表面依序形成一氮硅层90、一介电层92以及一光阻层94，并进行一黄光制程，以于存储阵列区62上方的光阻层94中定义出复数个接触插塞(contact plug)的图案，亦即利用光阻层94的图案当作硬罩幕，来蚀刻存储阵列区62上方的介电层92、氮硅层90以及介电层74，直至硅基底72表面，以于介电层92中形成接触插塞洞(contact plug hole)96，用来作为位元线接触洞(bit-line contact hole)以及接触电极洞(nodecontact hole)。图14仅显示位元线接触洞。
如图15所示，随后去除光阻层94，并利用一沉积以及平坦化制程，以于存储阵列区62上方的触插塞洞96中填满一多晶硅层98，当作接触插塞100。接触插塞100用来作为嵌入式存储器的位元线接触(bit-linecontact)，而存储阵列区62中用来当作接触电极(node contact)的接触插塞则亦未显示于图15中。
接着如图16所示，去除周边电路区64上方的介电层92、氮硅层90以及保护层82，然后于半导体晶片60表面形成一光阻层102。在形成光阻层102之前，亦可先于半导体晶片60表面形成一氮氧化硅(SiOxNy)层(未显示)当作抗反射层(ARC)。接着进行一黄光制程，以于周边电路区64上方的光阻层102中定义出复数个栅极104的图案。然后利用光阻层102的图案当作硬罩幕，来蚀刻周边电路区64上方的未掺杂多晶硅层76，直至介电层74表面，以于周边电路区64上形成各栅极104，如图17所示。
随后如图18所示，去除光阻层102以及形成于光阻层102下方的氮氧化硅层(未显示)，然后于周边电路区64中的各栅极104周围及侧壁分别形成一轻掺杂漏极(LDD)88以及侧壁子(spacer)106。接着再进行一离子布植制程，以分别于周边电路区64中的各栅极104周围形成一源极108(source)与漏极(drain)110。
在形成完周边电路区上64的各MOS晶体管的源极108与漏极110之后，接着如图19所示，于半导体晶片60表面形成一由钴(Co)所构成金属层(未显示)，且该金属层覆盖于存储阵列区62上的各接触插塞100与周边电路区64上的各源极108、漏极110以及栅极104表面之上。随后进行一温度范围为400℃～600℃且加热时间为10～50秒的第一快速热处理(rapidthermal process，RTP)制程，以使存储阵列区62的各接触插塞100顶面与周边电路区64上的各源极108、漏极110以及栅极104表面形成一自行对准硅化物层112。然后利用一湿蚀刻来去除于半导体晶片60表面未反应的该金属层。最后再进行一温度范围为600℃～800℃且加热时间为10～50秒的第二快速热处理(RTP)制程，以将自行对准硅化物层112中的Co2Si以及CoS反应成电阻较低的CoSi2。其中该钴(cobalt，Co)金属层亦可取代为一钛(titanium，Ti)、镍(nickel，Ni)或钼(molybdenum，Mo)等的金属层。
各该接触插塞用来作为该嵌入式存储器的位元线接触(bit-linecontact)以及接触电极(node contact)。
本发明制作嵌入式存储器的接触插塞的方法，是先于存储阵列区中形成各MOS晶体管的栅极与轻掺杂漏极，然后直接于存储阵列区中形成各接触插塞，因此在最后完成周边电路区中各MOS晶体管的制作时，便可于存储阵列区上的各接触插塞与周边电路区上的各源极、漏极以及栅极表面同时进行一自行对准金属硅化物制程，以降低各接触插塞顶面以及周边电路区中的各栅极的顶面以及各源极与各漏极表面的接触电阻值，进而增进其电性表现。
相较于习知制作嵌入式存储器的接触插塞的方法，本发明的制作方法整合了嵌入式存储器中MOS晶体管以及各接触插塞的制程，因此可减少制程中光罩使用次数，进而提升制程的可靠度和控制性，降低生产成本，同时减少各接触插塞的接触电阻。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。