非易失性半导体存储装置 【技术领域】
本发明是有关由双存储单元所构成的非易失性半导体存储装置，该双存储单元具备由1个字栅和2个控制栅来控制的2个非易失性存储元件。
现有技术
作为非易失性半导体装置，现在已经有MONOS(Metal-Oxide-Nitride-Oxide-Semiconducor或者Subserate)型，这种MONOS非易失性半导体装置的槽道和栅之间的栅绝缘层由氧化硅膜、氮化硅膜以及氧化硅膜的叠层体构成，电荷被氮化硅膜俘获。
这种MONOS非易失性半导体存储装置，公布在文献(Y.Hayashi，et al，2000 Symposium on VLSI Technology Digest of TechnicalPapers p.122-p.123)中。文中明确指出，具有2个由1个字栅和2个控制栅控制的非易失性存储元件(也称为MONOS存储元件或单元)的双MONOS快速存储单元，即，1个快速存储单元具有2个电荷俘获点。
将这种结构的多个双MONOS快速存储单元，分别按行方向和列方向排列，则构成存储单元阵列区。
为了驱动这种双MONOS快速存储单元，需要两条位线、一条字线和两条控制栅线。但是，当驱动多个双存储单元时，即使控制栅不同，在设定为相同电位的情况下，也可以共同连接这些线。
这种快速存储器的工作，包括数据的消除、编程及读出。数据的编程及读出，通常是用8位或者16位的选择单元(被选择的非易失性存储元件)同时施行。
这里，MONOS快速存储器，是将相互元件不被分离的多个双MONOS快速存储单元与一条字线相连接。在某特定选择单元上进行数据编程时，不仅要设定拥有该选择单元地双MONOS快速存储器的电压，还要适当地设定与此相接邻的双MONOS快速存储单元的电压。
这里，这种非易失存储器，数据扰乱是其需要解块的课题。所谓数据扰乱，是指在选择单元的控制栅线、位线上加高电位，进行数据编程或消除时，通过共用的配线，使高电位也被加到非选择单元上，这种状况在每次编程或消除时，都反复出现，结果使非选择单元(非选择的非易失性存储元件)被编程或消除，从而扰乱了非选择单元的数据。
为了防止这种事态的发生，则在控制栅线上设置选择栅电路，可以只向选择扇区内的单元外加高电位，而不向非选择扇区内的非选择扇区的单元外加高电位。
但这样一来，因选择栅电路占有面积，而防碍了存储单元高集成化。另外，当因选择栅发生电压下降时，为了向选择扇区的单元供给高电位进行编程，则还必须补加供给电压的下降部分。其结果，有碍于进行低电压驱动，特别不适合用于象便携式设备那样的谋求低消耗功率的设备。
另外，如上所述，即使只向选择扇区内外加高电位，高电位也被外加到选择扇区内的非选择单元上，特别在数据消除时，也不能防止由选择扇区内的非选择单元所造成的数据扰乱。
【发明内容】
本发明旨在提供当用选择单元进行编程或消除时，除可以避免产生非选择扇区中的非选择单元数据扰乱以外，还可以避免选择扇区中的非选择单元的数据扰乱，并且不需要控制栅线的选择栅电路，而能够高集成化的非易失性半导体存储装置。
本发明的其它目的在于，提供因不需要控制栅线的选择栅电路，而避免电压下降，能够降低功率消耗的非易失性半导体装置。
本发明的另1个目的在于，提供通过缩短控制栅线，降低负载，能实现数据读出高速化，并降低功率消耗的非易失性半导体装置。
有关本发明的一种模式的非易失性半导体装置，其特征在于：具有将多个拥有由1个字栅和第1、第2控制栅控制的第1、第2非易失性存储元件的双存储单元分别在行方向和列方向排列而构成的存储单元阵列区；
驱动上述存储单元阵列区内的上述多个双存储单元的各自的上述第1、第2控制栅的控制栅驱动部，
上述存储单元阵列区，具有按上述行方向分割的多个扇区，
上述多个扇区，各自具有按上述列方向分割的多个块区，
上述控制栅驱动部，具有与上述多个块区的每1个分别相对应的多个控制栅驱动器，上述多个控制栅驱动器，能够将各自对应的1个块区内的上述第1、第2控制栅电位独立于其它块区进行设定。
按本发明的一种模式，对选择扇区内的某一选择块区内的双存储单元的一方选择单元，例如在编程时，可以由相对应的控制栅驱动器，只将该选择块区内的双存储单元(包括选择单元以及非选择单元)的控制栅电位作为编程电位。在选择扇区内以及非选择扇区内的非选择块区，利用与其相对应的控制栅驱动器，可设定为编程电位以外的电位，所以不会在非选择块区内的单元扰乱数据。而且，由于不需要使用控制栅线的选择栅电路而能达成，所以能够使存储单元高集成化。另外，由于也不会产生控制栅线的选择栅电路的电压下降，所以可以低电压驱动，特别是能够作为便携式设备的存储器而被有效利用。
由于数据编程是用例如1字节单位等来实施的，所以也向选择块内的非选择单元外加高电位。但在数据编程前，必须将包括其选择块在内的扇区内数据全部消除，并且在数据消除后，限定了同一块区内的编程次数，因而降低数据扰乱的可能性。
在本发明的一模式下，在多个块区，可各自设置第1～第4控制栅线。此第1～第4控制栅线可各自将分别连接按行方向接邻的一侧的双存储单元的第1控制栅和另一侧双存储单元的第2控制栅的控制栅线每隔3条共同连接而形成。这时，多个块区各自有分别驱动上述第1～第4控制栅线的第1～第4控制栅驱动器。
为驱动作为本发明对象的双存储单元，在读出或编程时，向已被选择的双存储单元的一侧的选择单元(非易失性存储元件)和另一侧对置单元(非易失性存储元件)的控制栅分别外加规定的电压的同时，必须向与其被选择的双存储单元按行方向相邻接的非选择的双存储单元的控制栅，提供非选择用的断开电压。因此，可以在每个块区内设置4个控制栅驱动器。
多个控制栅驱动器，可配置在按行方向与多个块区各自邻接的局部驱动器区内。这样，可缩短控制栅线的长度，由此能够降低控制栅线的负载。尤其是不仅降低了消耗功率，还能实现数据读出工作的高速化。
在局部驱动器区，可以设置驱动与在块区内沿行方向排列的双存储单元的字栅共同连接的字线的字线驱动器。即便是与其它扇区共同使用字线，也不会发生扰乱问题，按上述那样去做，则可缩短字线降低其负载，从而实现高速工作。
在多个块区，各自可以设置沿上述列方向延长的多条辅助位线，在多个块区分别沿列方向延长形成的、与多个块区内的多条辅助位线各自共同连接的主位线。这时，在多条主位线与多条辅助位线各自共同的连接处，设置分别选择连接/非连接的多个位线选择开关元件。在本发明的这一模式，即使将位线与其它块区共用时也不出现扰乱，如果通过位线的选择开关元件，在每个块区选择辅助位线，则可降低位线的负载，从而能够高速工作。
在局部驱动器区，可以设置驱动在块区内配置的位线选择开关元件的位线选择驱动器。这样更能谋求工作高速化。
局部驱动器区，可分别设置在按照行方向由奇数号的扇形区内的块区和偶数号的扇形区内的块区所隔开的两侧。
在这种情况下，可将多条字线跨奇数号扇区内的块区和偶数号扇区内的块区延长而形成，并可在2个扇区共用字线。
在这种情况下，可以在与奇数号扇区内的块区相接邻的局部驱动器区，设置驱动2扇区共用的多条字线的一部分的第1字线驱动器，在与偶数号扇区内的上述块区相接邻的局部驱动器区，可以设置驱动2扇区共用的多条字线的另一部分的第2字线驱动器。这样，减少了配置在1个局部驱动器区的字线驱动器的数量，从而使布局变得更容易。
另外，第1、第2字线驱动器可以分别与2扇区共用的多条字线中、按列方向每隔一条排列的半数的字线相连接，这样可以使在局部驱动器区上配置的字线驱动器的列方向排列的间隔变为2倍，使配线的布局变得容易。
另外，在分别配置在奇数号扇区内的块区和偶数号扇区内的块区的多条辅助位线中，可以将多个第1位线选择开关元件与按行方向每隔一条配置的数目为总数一半的辅助位线相连接，可将多个第2位线选择开关元件与剩余的半数辅助位线相连接。并且在与奇数号扇区内的块区相接邻的局部驱动器区，可以设置驱动多个第1位线选择开关元件的第1位线选择驱动器，在与偶数号扇区的块区相接邻的局部驱动器区，可以设置驱动多个第2位线选择开关元件的第2位线选择驱动器。这样一来，可在2扇区共用第1、第2位线选择驱动器。
第1、第2非易失性存储元件，虽然能够各自具有由氧化膜(O)、氮化膜(N)以及氧化膜(O)所构成的ONO膜作为电荷俘获点，但不仅仅只限于此，还可以采用其它结构。
【附图说明】
图1是用于本发明一实施方式的非易失性半导体存储装置的存储单元的切面图。
图2中，图2A是图1所示的非易失性半导体存储装置的总体平面布局图，图2B是图2A中的2个扇区的平面图，图2C是图2B中的1个存储块的平面图，图2D是图2C中的1个大型块的平面图，图2E是图2D中的1个小型块的平面图。
图3是用于说明图2B所示的1个扇区的多个小型存储块和其布线的概略说明图。
图4是图3所示的小型存储块的电路图。
图5是图3所示的小型存储块和局部驱动器区的关系示意图。
图6是表示相邻接的2扇区中的2个小型块和局部驱动器区关系的概略说明图。
图7是表示相邻接的2扇区周围驱动电路的方框图。
图8是表示图7所示的控制栅电压控制电路EOCTL的一例的电路图。
图9是表示图7所示的控制栅线驱动器CGDRV的一例的电路图。
图10是表示图7所示的字线驱动器WLDRV的一例的电路图。
图11是表示图7所示的包含于2扇区控制电路SEC2CTL中的位线选择电压控制电路430的一例的电路图。
图12是表示图7所示的位线驱动器BSDRV[o]的一例的电路图。
图13是表示选择块、与其对置的非选择的对置块以及其它非选择块的概略说明图。
图14是图1所示的存储单元的等效电路图。
图15是用于说明图1所示的非易失性半导体存储装置的数据读出工作的概略说明图。
图16是用于说明在数据读出时的选择块内的电压设定的概略说明图。
图17是表示图1所示的存储单元的控制栅电压VCG和源-漏电流Ids的关系的特性图。
图18是用于说明在数据读出时的非选择的对置块内的电压设定概略说明图。
图19是用于说明在数据读出时的对置块以外的非选择块内的电压设定概略说明图。
图20是用于说明图1所示的非易失性半导体存储装置的数据写入(编程)工作的概略说明图。
图21是用于说明在数据编程时的选择块内的电压设定概略说明图。
图22是表示与位线相连接的Y通路电路的概略电路图。
图23是用于说明在数据编程时非选择对置块内的电压设定概略说明图。
图24是用于说明在数据编程时对置块以外的非选择块内的电压设定的概略说明图。
图25是用于说明与图21不同的选择侧的存储元件在数据编程时的选择块内的电压设定的概略说明图。
图26是用于说明图1所示的非易失性半导体存储装置的数据消除工作的概略说明图。
图27是用于说明数据消除时的选择块内的电压设定的概略说明图。
图28是用于说明数据消除时的非选择的对置块内的电压设定概略说明图。
图29是用于说明数据消除时的对置块以外的非选择块内的电压设定的概略说明图。
实施方式
下面参照图，对本发明的实施方式进行说明。
(双存储单元结构)
图1示出了非易失性半导体存储装置的切面图。图1中1个双存储器单元100，通过栅氧化膜在p型阱102上配置由例如含有多晶硅材料所形成的字栅104、第1、第2控制栅106A，106B和第1、第2存储元件(MONOS存储元件)108A、108B。
第1、第2控制栅106A，106B被形成于字栅104的两侧壁上，并分别与字栅104电绝缘。
第1、第2存储元件108A、108B各自由相当于MONOS的M(金属)的多晶硅形成的第1、第2控制栅106A，106B中的1个和p型阱102之间，将氧化膜(O)、氮化膜(N)、氧化膜(O)层叠而构成。另外，第1、第2控制栅106A，106B，也可用多晶硅化物等导电材料构成。
这样，1个双存储器单元100，配置具有分裂栅(第1、第2控制栅106A，106B)的第1、第2MONOS存储元件108A、108B，第1、第2MONOS存储元件108A、108B共同使用1个字栅104。
该第1、第2MONOS存储元件108A、108B可分别做为电荷俘获点，第1、第2MONOS存储元件108A、108B可各自用ONO膜109俘获电荷。
如图1所示，在行方向(图1的第2方向B)，多个间隔排列的字栅104与由多晶硅化物等所形成的一条字线WL共同连接。
图1所示控制栅106A，106B，沿第1方向(图1中与纸面垂直的列方向A)延长，为多个排列在列方向上的双存储单元100共用，因此符号106A，106B又称为控制栅线。
这里，例如位于字栅、控制栅、字线上面的由金属层构成的辅助控制栅线SCG[i+1]，与[i]号的双存储单元100[i]的控制栅线106B和[i+1]号的双存储单元100[i+1]的控制栅线106A相连接。
在P型阱102上，设置[i]号的双存储单元100[i]的MONOS存储元件108B和[i+1]号的双存储单元100[i+1]的MONOS存储元件108A共用的[i+1]号杂质层110[i+1]。
这些杂质层110[i]、[i+1]、[i+2]是例如在P型阱内形成的n型杂质层，被作为沿着第1方向(图1的与纸面垂直的列方向A)延长，并为多个在列方向上排列的存储单元100共用的辅助位线而起作用。因此，符号110[i]、[i+1]、[i+2]等又称为辅助位线SBL[i]、[i+1]、[i+2]。
(非易失性半导体存储装置的整体结构)
对用上述存储单元100所构成的非易失性半导体存储装置的整体结构，参照图2A～2E进行说明。
图2A是非易失性半导体存储装置芯片的平面设计图，配置有存储单元阵列区200和总字线译码器201。存储单元阵列区200有例如合计64个第0～第63的扇区210。
64个扇区210是将图2A所示的存储单元阵列区200，按第2方向(行方向)B分别分割而成，各扇区210，将第1方向(列方向)A作为长方形的长边。数据消除的最小单位是扇区210，扇区210内的存储数据一起或者按时刻分割被消除。
存储阵列区200，有例如4K条字线WL和4K条位线BL。本实施方式，一条位线BL，连接2个MONOS存储元件108A、108B，因此意味着4K条位线BL有8k位的存储容量。每个扇区210的存储容量为存储器整体存储容量的1/64，并具有以(4K条字线WL)×(64条位线BL)×2来定义的存储容量。
图2B详细地示出图2A所示的非易失性半导体存储装置的相邻的2个第0及第1扇区210的结构。如图2B所示，在2个扇区210的两侧，配置有局部驱动器区(包括局部控制栅驱动器、局部位线选择驱动器以及局部字线驱动器)220A、220B。另外在2个扇区210和2个局部驱动器区220A、220B的例如表层，配置有扇区控制电路222。
各扇区210按行方向被分割，有可读出、存入16位数据的I/O0～I/O15用的16个存储块(与输入输出位相对应的存储块)214。如图2B所示，各个存储块214，有4K(4096)条字线WL。
如图2C所示，图2B所示的每1个扇区210，按列方向A被分割成8个大型块212。这样的各个大型块212，如图2D所示，按列方向A，被分割成8个小型块215。
各个小型块215，如图2E所示，有64根字线WL。
(扇区的详细结构)
图3示出了图2A所示的扇区0的详细结构。如图4所示，图3所示的小型存储块216是将双存储单元100，例如在列方向上排列64个，行方向排列4个。1个小型存储块216与4条辅助控制栅线SCG0～SCG3、4条作为输入输出线的辅助位线SBL0～SBL3以及64条字线WL相连接。
偶数的辅助控制栅线SCG0、SCG2，与偶数列(第0列或者第2列)的多个双存储单元的各自的第2控制栅106B和奇数列(第1或者第3列)的多个双存储单元的各自的第1控制栅106A共同连接。同样，奇数的辅助控制栅线SCG1、SCG3，与奇数列(第1列或者第3列)的多个双存储单元的各自的第2控制栅106B和偶数列(第2或者第4列)的多个双存储单元的各自的第1控制栅106A共同连接。
如图3所示，在1个存储块214内，在列方向上，排列64个小型存储块216(这些合在一起成为小型块215)，为要进行16位的输入输出，在行方向上排列与16个I/O0～I/O15相对应的16个存储块214。
按行方向排列的16个小型存储块216的16条辅助控制栅线SCG0与行方向上的主控制栅线MCG0共同连接。同样，16条辅助控制栅线SCG1与行方向上的主控制栅线MCG1、16条辅助控制栅线SCG2与行方向上的主控制栅线MCG2、16条辅助控制栅线SCG3与行方向上的主控制栅线MCG3各自共同连接。
在这种扇区0内的各小型块215上，各自设置作为控制栅驱动部的300-0～300-63中的1个CG驱动器。按行方向延长的上述的4条主控制栅线MCG0～MCG3与各个CG驱动器300-0～300-63相连接。
图5示出了分别属于相邻扇区0和扇区1的2个小型块215的关系。扇区0和扇区1共同使用64条字线WL0～WL63，但主控制栅线MCG0～MCG3以及主位线MBL则分别各自单独被设置。特别在图5示出了与扇区0内的小型块215相对应的CG驱动器CGDRV0～3，和与扇区1内的小型块215相对应的CG驱动器CGDRV0～3，CG驱动器被独立地设置在每个小型块215上。
每个小型块215所配置的各辅助位线SBL0(杂质层)与作为金属布线的主位线MBL共同连接。这种主位线MBL，在按第1方向(列方向A)排列的小型存储块216范围内共有。在由这种主位线MBL到小型存储块的各个辅助位线SBL0的各路径途中配置有作为位线选择开关元件的位选择栅217A，217B。例如，在奇数号的辅助位线SBL上分别连接上述的位线选择栅217A，与此相对，在偶数号辅助位线SBL上连接位线选择栅217B。
相邻的2个第0、第1扇区210内的2个小型块215及其两侧的局部驱动器区220A、220B的详细情况示如图6。如图6所示，在左侧的局部驱动器区220A，配置如图5所示的4个局部控制栅线驱动器CGDRV0～CGDRV3。同样，在右侧的局部驱动器区220B，配置如图5所示的4个局部控制栅线驱动器CGDRV0～CGDRV3。
另外，在左侧的局部驱动器区220A，配置驱动扇区0，1内的偶数号的字线WL0，2，…，62的局部字线驱动器WLDRV0，…，WLDRV62。在右侧的局部驱动器区220B，配置驱动扇区0，1内的奇数号的字线WL1，3，…，63的局部字线驱动器WLDRV1，…，WLDRV63。
进而，如图5、图6所示，在右侧的局部驱动器区220B，配置驱动与扇区0，1的例如奇数号的辅助位线SBL相连接的位线选择栅217A的局部位线驱动器BSDRV1。在左侧的局部驱动器区220A，配置驱动与扇区0，1的例如偶数号的辅助位线SBL相连接的位线选择栅217B的局部位线驱动器BSDRV0。
(扇区0，1的驱动电路)
下面参照图7，对驱动扇区0，1内的各个小型块215内的双存储单元的电路予以说明。
首先，作为扇区0～63共用的结构部分，设置前置译码器400，64个总译码器402-0～402-63以及Y译码器404。
前置译码器400是将选择对象的非易失性存储元件(选择单元)特定的地址信号A[20-0]译码的译码器。这种地址信号A[20-0]的意义如表1所示。
表1 地址 组 功能 A[20：15] 扇区 Choose 1 of 64 A[14：12] 行 Choose 1 of 8 A[11：9] 大型块 Choose 1 of 8 Choose 1 of 4096 A[8：6] 小型快 Choose 1 of 8 A[5：0] 列 Choose 1 of 64
如表1所示，用上位的地址信号A[20-15]选择64扇区中的1个扇区、用中位的地址信号A[14-12]选择图4所示的1个小型块216内的4单元(8位)中的1位、用下位地址信号A[11-0]选择1个扇区内的4096条中的一条字线WL。另外，用地址信号A[11-9]选择存在于1个扇区内的8个大型块212中的1个块、用地址信号A[8-6]选择存在于1个大型块212内的8个小型块215中的1个块、用地址信号A[5-0]选择存在于1个小型块215中的64条字线WL中的一条字线。
64个总译码器402-0～402-63，根据用前置译码器400将下位地址信号A[11-0]译出的结果，使64条总字线GWL[0]～GWL[63]为有效线。在数据读出和数据编程时，只使一条总字线GWL有效(Vdd)。在数据消除时，若1个扇区全部消除，将使64条线总字线GWL全为有效(Vdd)。这样，1个扇区的所有字线WL都能被选择，从而能够提供消除用的字线电压。
Y译码器404，是通过Y线路选择驱动器410驱动Y线路电路412，将小型块215内被选择的位线与后段的传感放大器或者位线驱动器相连接。
如图5、图6已经说明的那样，在图7的各个小型块215的左右，设置驱动器区220A，220B。
扇区0，1内的，例如以第1行的小型存储块0为例，在其左侧的局部驱动器区220A，配置驱动扇区0内的4条主控制栅线MCG的控制栅线驱动器CGDRV[3-0]、驱动扇区0，1内的偶数号的31条字线WL的字线驱动器WLDRV[31-0]及驱动与扇区0，1内偶数号的辅助位线SBL相连接的位线选择晶体管217B的位线选择驱动器BSDRV[0]。在其右侧的局部驱动器区220B，配置驱动扇区1内的4条主控制栅线MCG的控制栅线驱动器CGDRV[3-0]、驱动扇区0，1内的奇数号的31条字线WL的字线驱动器WLDRV[63-32]及驱动与扇区0，1内奇数号的辅助位线SBL相连接的位线选择晶体管217A的位线选择驱动器BSDRV[1]。
下面参照图7对扇区0，1的例如配置在表层的扇区控制电路222予以详细说明。
分别与扇区0，1相对应而设置的2个控制栅电压控制电路EOCTL，依据来自前置译码器400的前置译码输出，输出被设定为VP1和VP2中的任何1个电位的两种控制栅用高电压VPCG[1：0]。即，如果一种控制栅用高电压VPCG[0]是VP1的话，而另一种控制栅用高电压VPCG[1]则为VP2。
电压VP1、VP2是由图中未示出的升压电路(充电用泵)产生的，根据具体模式，设定不同的升压电压。例如，数据读出时，为VP1＝1.5V，VP2＝3V。数据编程时，为VP1＝5.5V，VP2＝2.5V。
图8示出了控制栅电压控制电路EOCTL中的输出控制栅用高电压VPCG[0]的1个电路的例子。图8中，如前置译码器输出为HIG，则p型MOS晶体管420断开，p型MOS晶体管422接通，VP2作为控制栅用高电压VPCG[0]被输出。反之，如果前置译码器输出为LOW，则p型MOS晶体管420接通，p型MOS晶体管422断开，VP1则作为控制栅用高电压VPCG[0]被输出。
分别与扇区0，1相对应而设置的2个前置控制栅线驱动器PCGDRV，基于来自前置译码器400的前置译码输出，输出驱动选择信号PCG[3：0]，这种驱动选择信号PCG[3：0]是使与扇区0，1内的各个小型块215相对应而设置的4个控制栅线驱动器CGDRV0～3的任何1个都成为有效的信号。
与扇区0内的小型块0～63相对应而设置的控制栅线驱动器CGDRV[3：0]～CGDRV[255：252]示于图9。
图9中，控制栅用高电压VPCG[0]，被输入给控制栅线驱动器CGDRV0，2，控制栅用高电压VPCG[1]，被输入给控制栅线驱动器CGDRV1，3。
另外，驱动器选择信号PCG[3：0]分别被输入给各自对应的控制栅驱动器CGDRV0～3中的1个。
以控制栅线驱动器CGDRV0为例，当限定总字线信号GWL[0]为HIGH，驱动选择信号PCG[0]也为HIGH的情况下，则利用控制栅线驱动器CGDRV0，输出VP1或VP2的控制栅用高电压VPCG[0]。而在其它情况下，控制栅线驱动器CGDRV0的输出为0V。这样的工作过程，在用其它控制栅线驱动器时，也一样。
分别与扇区0，1相对应而设置的2个前置控制栅用负电压供给电路VNCG，基于来自前置译码器400的前置译码输出，在消除数据时，把外加在控制栅的负电压VNCG(例如-3V)，提供给与扇区0，1内的各个小型块215相对应而设置的4个控制栅线驱动器CGDRV0～3。
图9省略了在数据消除时供给负电压VNCG的电路，在数据消除时，向扇区内的所有小型块215内的控制栅提供负电压VNCG，则可以完全消除每1个扇区的数据。
在扇区0，1共同设置的2扇区控制电路SEC2CTL，输出选择与扇区0，1内的各个小型块215相对应而设置的字线驱动器WLDRV的信号XA[7：0]，XB[3：0]，XB[7：4]，进而输出驱动位线选择驱动器BSDRV的电压VPBS[1：0]。
所谓选择字线驱动器的信号XA[7：0]，是与地址信号A[2：0]相对应，利用8位信号，选择字线被共有的扇区0，1的各自的1个小型块215中的1个字线驱动器WLDRV的信号。选择信号XB[7：0]是与地址信号A[5：3]相对应。并用4位的选择信号XB[3：0]，从与1个小型块215相对应的64个字线驱动器WLDRV[63-0]中，选择出8个与偶数号的字线WL相连接的字线驱动器WLDRV。利用其它的4位的选择信号XB[7：4]，从与1个小型块215相对应的64个字线驱动器WLDRV[63-0]中，选择8个与奇数号字线WL相连接的字线驱动器WLDRV。
以图10的字线驱动器WLDRV[0]为例，在GWL[0]、XA[0]以及XB[0]都有效时，向字线WL[0]提供电压VPWL，在其它情况下，提供接地电位。电位VPWL，在写入时为写入电位，在读出时为读出电位。
下面对由2扇区控制电路SEC2CTL所输出的位线选择用高电压VPBS[1：0]进行说明。
这种2扇区控制电路SEC2CTL，如图11所示，有与图8所示的控制栅电压控制电路EOCTL相同结构的位线选择电压控制电路430。
图11示出的是，输出位线选择用高电压VPBS[0]的位线选择电压控制电路430的一例。图11中，如果前置译码输出为HIGH，则p型MOS晶体管432断开，p型MOS晶体管434接通，VP2作为位线选择用高电压VPBS[0]被输出。相反，如果前置译码输出为LOW，则p型MOS晶体管432接通，p型MOS晶体管434断开，VP1则作为位线选择用高电压VPBS[0]被输出。
这些电压VP1，VP2也是用上述的升压电路与各模式相对应而生成的。即，在数据读出时，例如为VP1＝Vdd(1.5V)，VP2＝4.5V，数据编程时以及数据消除时，例如VP1＝VP2＝8V。
与扇区0内的小型块0相对应而设置的位线选择驱动器BSDRV[0]示于图12。
在图12中，位线选择用高电压VPBS[0]和总字线信号GWL[0]，被输入给位线选择驱动器BSDRV[0]。如果总字线信号GWL[0]为HIGH时，利用位线选择驱动器BSDRV[0]，输出VP1或者VP2的位线选择用高电压VPBS[0]。在其它情况下，位线选择驱动器BSDRV[0]的输出为0V。该工作过程也与其它位线选择驱动器相同。
(工作过程说明)
这里将对本实施方式的非易失性半导体存储装置的数据读出、数据编程以及数据消除的工作过程进行说明。
在下面的说明中，将使用选择块(Selected Block)、非选择的对置块(Opposite Block)以及非选择块(Unselected Block)等术语。这些术语是小型块215的称呼名的种类。如图13所示，以一对扇区0，1为例，例如，选择块是扇区0内被选择的1个小型块215，非选择的对置块是与扇区0相邻的扇区1内的与选择块相邻接的小型块215，非选择块则是除了扇区0，1内的选择块以及对置块以外的所有小型块215(也包含扇区2～63)。
另外，在读出或者编程时的选择块内，有已被选择的双存储单元(Selected Twin Memory Cell：已被选择的双存储单元100)和非选择单元(Unselected Twin Memory Cell：未被选择的双存储单元100)。已被选择的双存储单元，有选择单元(Selected Cell)的存储元件108A或者108B和对置单元(Opposite Cell)的存储元件108B或108A。
按上面的定义，读出、编程和消除(删除)时的控制栅线CG、位线BL以及字线WL的各自电位示于下面的表2和表3。(表2)模式 选择块 BS 选择双MONOS单元 非选择双MONOS单元 WL 选择单元 时置单元 WL BL CG BL CG BL CG读出 4.5V (Opp.Side) Vdd (Sel.Side) Vdd 0V 1.5V±0.1V sense 3V Vdd 或0V sense 或0V 3v 或1.5V±0.1V 或0V编程 8V 约1V 5V 5.5VIprg＝5uA(0至1V) 2.5V 约1V 或0V 5V 或Vdd或(0或1V) 5.5V 或2.5V 或0V消除 8V 0V 4.5至5V -1至-3V 4.5至5V -1至-3V(表3)模式 对置块 非选择块 BS WL BL CG BS WL BL CG读出 4.5V (Opp.Side) Vdd (Sel.Side) Vdd 或0V 0V 0V 0V 0V F 0V编程 8V 约1V 至0V 0V 0V 0V 0V F 0V消除 8V 0V 0V 0V 0V 0V F 0V
以下依据表2及表3，对各种模式的工作过程进行说明。
(存储单元的数据读出)
如图14所示，1个双存储单元100，可模式化为将由字栅104驱动的晶体管T2和分别由第1、第2控制栅106A、106B驱动的晶体管T1、T3串联连接的模式。
在说明双存储单元100的工作时，如图15所示首先要对例如在扇区0中的某个选择块(已经被选择的小型块215)内相邻的4个双存储单元100[i-1]，[i]，[i+1]，[i+2]的各处的电位设定进行说明。图15是说明按反向读出模式，读出来自与字线WL1连接的双存储单元100[i]的字栅104的右侧的MONOS存储元件108B(选择元件)的数据的说明图，图16示出此时的选择块的电压设定。
所谓反向读出，是指把与此双存储单元100[i]右侧的选择单元108B相连接的位线BL[i+1]当作源，把与双存储单元100[i]的对置单元108A相连接的位线BL[i]当作漏，检测出流动在位线BL[i]上的电流，而进行数据读出。
本发明也适用于正向读出。正向读出时，是将与双存储单元100[i]右侧的选择单元108B相连接的位线BL[i+1]当作漏，把与双存储单元100[i]的对置单元108A相连接的位线BL[i]当作源，检测出流动在位线BL[i+1]上的电流，而进行数据读出。
下面，以反向读出为例，对其读出工作过程进行说明。在这种情况下，向与双存储单元100[i]同行的字栅WL1外加作为读出用字线选择电压Vdd(例如为1.5V)，使该行上的各晶体管T2接通。另外，通过利用辅助控制栅线SCG[i]，向双存储单元100[i]的左侧(对置单元)的控制栅106A外加超越电压(图8的VP2＝例如3V)，使相当于MONOS存储元件108A的晶体管T1接通。外加作为双存储单元100[i]的右侧的控制栅106B电压VCG的读出电压Vread(图8的VP1＝例如1.5V)。
这时，由字栅104的右侧的MONOS存储元件108B(选择单元)上是否有电荷积蓄，可弄清相当于MONOS存储元件108B的晶体管T3的如下工作状态。
图17示出了外加给双存储单元100[i]的右侧(选择单元侧)的控制栅106B的外加电压和由此而被控制的相当于MONOS存储元件108B(选择单元)的晶体管T3的源-漏间流动的电流Ids的关系。
如图17所示，在MONOS存储元件108B(选择单元)上没有电荷积蓄时，当控制栅电压VCG超过低阈值电压Vlow时，电流Ids开始流动。反之，在MONOS存储元件108B(选择单元)上有电荷积蓄时，选择侧的控制栅电位VCG，只要不超过高阈值电压Vhigh，电流Ids就不开始流动。
在数据读出时，外加在选择侧的控制栅106B上的电压Vread，大约被设定为2个阈值电压Vlow、Vhigh的中间值。
从而，在MONOS存储元件108B(选择单元)上没有电荷积蓄时，电流Ids流动，在MONOS存储元件108B(选择单元)上有电荷积蓄时，电流Ids则不流动。
如图16所示，在数据读出时，把与对置单元连接的位线BL[i](杂质层110[i])与传感放大器连接，将其它位线BL[i-1]，[i+1]，[i+2]的电位VD[i-1]，[i+1]，[i+2]分别设定为0V。这样一来，因在MONOS存储元件108B(选择单元)上没有电荷积蓄的情况下，电流Ids流动，则通过处于接通状态的晶体管T1，T2，在相对侧的位线BL[i]上有例如25μA以上的电流流动。与此相反，因在MONOS存储元件108B(选择单元)上有电荷积蓄的情况下，电流Ids不流动，则即使晶体管T1，T2处于接通状态，流动在与对置单元相连接的位线BL[i]上的电流，例如也未满10nA。从而，用传感放大器检测流动在相对侧的位线BL[i]上的电流，就可读出来自双存储单元100[i]的MONOS存储元件108B(选择单元)的数据。
按本实施方式，如图16所示，在位线BL[i]，[i+2]上连接位线选择晶体管(n型MOS晶体管)217A，在位线BL[i-1]，[i+1]上连接位线选择晶体管217B。
这些选择晶体管217A，217B因尺寸关系，难于确保电流驱动能力，本实施方式下，例如槽道宽W＝0.9μm，槽道长L＝0.8μm。
在与传感放大器连接的位线BL[i]上，在必须确保上述的电流的情况下，利用图11所示的电路，设定位线选择晶体管217A的栅电压BS0，例如为4.5V(＝VP2)的高电压。
图16中的选择侧的MONOS存储元件108A的源侧的电压，接近于0V(数10～100mV左右)。由此，因位线选择晶体管217B的反向启动脉冲的影响小，所以利用与图11相同的电路，设定其栅电压BS1为Vdd(＝VP1)。由于可不向该栅加4.5V的电压，所以生成4.5V电压的图中未示出的升压电路(充电泵)的负载可变小。
图16中，当把选择单元作为双存储单元100[i]的左侧的不易失存储元件108A时，反向读出，位线BL[i]成为源，与对置单元108B相连接的位线BL[i+1]成为与该传感放大器相连接的漏。因此，在这种情况下，也可以设定位线选择晶体管217A的栅电压BS0为Vdd，位线选择晶体管217B的栅电压BS1为4.5V。
有关选择块内的非选择单元，可按表2那样设定电压。
与扇区0内的选择块相对的扇区1内的对置块(小型块215)，按上述表3那样，设定电压，其具体情况示于图18。图18中，各字线WL的电压、位线选择晶体管的栅电压，因为扇区0，1共用，所以与图16所示的选择块内的设定相同，位线电压全设定为0V。
除选择块和对置块以外的在扇区0～63中的非选择块(小型块215)，则按上述表3那样设定电压，其情况如图19所示。
这种非选择块，其位线选择晶体管217A，217B的栅电压，字线WL、控制栅线CG的电压都设定为0V。因位线选择晶体管217A，217B处于断开状态，所以位线BL为漂浮状态。
(存储单元的编程)
图20是说明与字线WL1连接的双存储单元100[i]的字栅104右侧的MONOS存储元件108B(选择单元)的数据编程的说明图，图21示出了选择块内的电压设定情况。在进行这种数据编程之前，要进行下面所讲的数据消除工作。
图20与图15相同，辅助控制栅线SCG[i]的电位，设为超越电位(图8的VP1＝例如2.5V)，辅助控制栅线SCG[i-1]，[i+2]的电位设为0V。这里所讲的超越电位是指不管双存储单元100[i]的左侧的MONOS存储元件108A(与选择单元相对侧的对置单元)有无编程，为了使相当于MONOS存储元件108A的晶体管T1接通并流动编程电流，而所需要的电位。另外，图21的各个字栅104的电位，通过字线WL1，设定为比电源电压Vdd低的例如1.0V左右的编程用字线选择电压。双存储单元100[i+1]右侧的控制栅108B(选择单元)的电位，是通过辅助控制栅线SCG[i+1]，设定为编程用控制栅电压，如图4所示的写入电压Vwrite(图8的VP2＝例如5.5V)。
有关位线BL的电压设定，将参照图22进行说明。图22概略地示出了与主位线MBL相连接的Y通路电路412的内部结构。
在这个Y通路412内，为使主位线MBL与传感放大器或位线驱动器相连接，设置第1晶体管501，和为了与此以外的路径相连接，设置第2晶体管502。向第1、第2晶体管501，502的栅输入相反的信号YS0/YSO。
通过开关503，在第2晶体管502的源上，设置电源电压Vdd(1.8V)和使例如5μA的恒定电流流动的恒流电源504。
编程时，图20和图21的位线BL[i+1]的电压VD[i+1]，通过图22的第1晶体管501与位线驱动器相连接，作为编程用位线电压，被设定为例如5V。
另外，位线BL[i+2]的电压，通过图22的第2晶体管502及开关503，设定为Vdd.。
位线BL[i-1]，[i]都是通过图22的第2晶体管502及开关503，与恒流电源504相连接。但是与位线BL[i-1]相连接的MONOS单元，因其控制栅线CG[i-1]为0V，而关闭，由于无电流流动，位线BL[i-1]通过恒流电源504设定为0V。
这样双存储单元100[i]的晶体管T1，T2分别接通，在有电流Ids流动的位线BL[i]一侧，槽道热电子(CHE)被MONOS存储元件108B的ONO膜109俘获。从而可以实施MONOS存储元件108B的编程工作，写入数据[0]或[1]。
这里编程用的字线选择电压，不是约1V，而是设定为约0.77V，此外，还有将位线BL[i]设定为0V的方法。按本实施方式，即使将编程用字线选择电压提升为约1V，并同时使源-漏间电流增加，但因在编程时流入位线BL[i]的电流，受恒流电源504的限制，所以，可以最恰当地来设定位线BL[i]的电压(0～1V范围内，本实施方式下为0.7V)，从而，最恰当地实施编程工作。
在上述的工作中，也向非选择双存储单元100[i+1]的右侧的非易失性存储元件108A的控制栅上外加5.5V的电压。这时，因双存储单元100[i+1]的右侧的控制栅CG[i+2]为0V，所以，本来在双存储单元100[i+1]的源-漏间(位线之间)无电流流动，但因位线BL[i+1]外加有5V电压，所以当在双存储单元100[i+1]的源-漏间(位线之间)出现高电场时，则有穿通电流流动，从而发生写入扰乱。为此，设定位线BL[i+2]的电压不为0V，而为例如Vdd，使源-漏间的电位差变小，则防止了写入扰乱的发生。另外，将位线BL[i+2]的电压设定为高过0V，最好等于或大于编程时的字线选择电压，这样，由于双存储单元100[i+1]的晶体管T2难以接通，而可以防止扰乱发生。
因需要向位线BL[i+1]提供5V的电压，所以通过与图11相同的电路，向位线选择晶体管217B的栅外加VP1＝VP2＝8V的电压。另一方面，也向位线选择晶体管217A的栅同样外加8V(图11的VP1＝VP2＝8V)的电压。对位线BL[i+2]，除了上述的原因，需要设定为Vdd以外，还由于也需要向晶体管217A的栅外加比Vdd高的电压，而使用了与晶体管217B的栅相同的8V电压。位线选择晶体管217A的栅电压，最好高于Vdd+Vth。
有关选择块内的非选择元件的电压设定如表2那样进行。
与扇区0内的选择块相对的扇区1内的对置块(小型块215)按上述表3那样设定电压，其情况如图23所示。在图23中，各字线WL的电压、位线选择晶体管的栅电压，为扇区0，1共用，所以与图20所示的选择块内的电压设定一样。位线全部设定为0V。
选择块及对置块以外的存在于扇区0～63中的非选择块(小型块215)，如上述表3那样设定电压，其情况如图24所示。
这种非选择块，其位线选择晶体管217A，217B的栅、字线WL、控制栅线CG的任何1个的电压，都被设定为0V。由于位线选择晶体管217A，217B，处于断开状态，所以位线BL为漂浮状态。
为了把双存储单元100[i]左侧的MONOS元件108A编程，双存储单元100[i-1]，[i]，[i+1]的各处的电位，可象图25所示那样来设定。
(存储元件的数据消除)
图26是概略说明了使扇区0内的所有存储单元全部进行数据消除的说明图。图27示出了对该扇区0的一部分存储单元设定电压的情况。
在图26中，各个字栅104的电位，根据字线WL设定为0V，而控制栅106A，106B的电位，根据辅助控制栅线SCG[i-1]，[i]，[i+1]，[i+2]，被设定为例如-1～-3V的数据消除用控制栅线电压VNCG。进而，通过位线选择晶体管217A，217B和位线驱动器，将位线BL[i-1]，[i]，[i+1]，[i+2]的各个电位设定为例如4.5～5V的消除用位线电压。
这样一来，被各MONOS存储元件108A，108B的ONO膜上所俘获的电子，靠由外加在控制栅上的消除用控制栅电压，和外加在位线上的消除用位线电压，所形成的电场和隧道效应挑出并消去。因此，用多个双存储单元，可同时进行数据消除。与上述不同，消除工作的过程，也可以是，由构成位的杂质层的表面的频带-频带隧道效应形成热空穴，而消除积蓄的电子。
另外，不仅只限于全扇区内数据消除，还可以按时刻分配进行数据消除。
与扇区0内的选择块相对的扇区1内的对置块(小型块215)，可按上述表3那样设定电压，其情况示于图28。在图28中，因各字线WL的电压、位线选择晶体管的栅电压为扇区0，1共用，所以，与图24所示的选择块内一样设定。位线都被设定为0V。因为这个对置块内的各个单元，其控制栅线CG和位线BL都为0V，所以，不会产生扰乱。
选择块以及相对选择块以外，并存在于扇区0～63中的非选择块(小型块215)的电压设定，按上述表3进行，其设定情况示于图29。
这种非选择块，是将位线选择晶体管217A，217B的栅、字线WL、控制栅线CG的电压都设定为0V。因位线选择晶体管217A，217B为接通状态，所以位线BL为漂浮状态。但是，由于位线BL的电压几乎为0V，所以，即使是非选择块内的单元，也不会产生扰乱。
再者，本发明不仅限于上述的实施方式，还适用于本发明的宗旨范围内的各种变形的实施方式。
例如，有关非易失存储器元件108A，108B的结构，不仅只限于MONOS结构。本发明还可适用于，采用了靠1个字栅104和第1、第2控制栅106A，106B，在两处独立地俘获电荷的其它各种双存储单元的非易失性半导体存储装置。
上述的实施方式，是有关扇区分割数，大型块、小型块的分割数以及小型存储块内的存储单元数的1个例子，也可以是其它的各种变形实施方式。顺便说明一下，将大型块的分割数设定为8，是受金属布线间隔决定的。如果能使金属布线间隔变窄，则可以进一步增加分割数。例如分割成16份，一条控制栅线的负载容量(栅容量)则进一步减小，结果能够更高速驱动。但是，当分为16份时，因主控制栅线数量增加，所以，或者使线和其间隔变窄，或者只使面积增大。另外，因控制栅驱动器的数量也增加，所以相应面积增大。