非易失性半导体存储器 【技术领域】
本发明涉及闪速存储器等的非易失性半导体存储器，特别是涉及具备页读出功能的非易失性半导体存储器的地址分配方法。背景技术
作为上述非易失性半导体存储器的一种人们熟知闪速存储器。图1是上述闪速存储器的存储单元的剖面图。该存储单元(存储单元晶体管)，用具有中间存在着绝缘膜地把浮动栅FG和控制栅CG叠层起来的所谓的堆叠栅极构造的MOSFET(金属氧化物半导体场效应晶体管)构成。就是说，在本例中，在p型半导体衬底(P-substrate)100上形成n型阱区(N-well)101，在该n型阱区101中形成p型阱区(P-well)102。在上述P型阱区102的表面区域上，形成作为上述MOSFET的漏极区域起作用的n+型杂质扩散区103，作为源极区域起作用的n+型杂质扩散区104，以及p+型杂质扩散区105。在上述杂质扩散区103、104间的衬底100上分别叠层上栅极绝缘膜106、浮动栅FG、绝缘膜107和控制栅CG。此外，在上述n型阱区101的表面区域上，设置n+型杂质扩散区108，该杂质扩散区108已被连接到上述杂质扩散区104和杂质扩散区105上。此外，在上述衬底100的主表面上设置有p+型杂质扩散区109，该区域109被连接到接地点上。
上述存储单元晶体管，从控制栅CG看的阈值电压相应于在浮动栅FG中存储的电子的数量而变化，并与该阈值电压的变化相对应地存储‘0’或‘1’。
图2抽出并示出了把上述存储单元晶体管配置成矩阵状的存储单元阵列的一部分。各个存储单元晶体管MC的控制栅每一行都连接到字线WL0到WLn上。此外，各个存储单元晶体管MC地漏极每一列都连接到位线BL0到BLm上，源极则共通连接到接地点Vss(源极线)上。
图3示出了上述图1所示的存储单元晶体管的控制栅电压(Gatevoltage)和漏极电流(Drain current of memory cell transistor)之间的关系。在这里，把存储在浮动栅FG中的电子的数量比较多的状态(就是说，存储单元晶体管的阈值电压Vt高的状态)定义为‘0’数据，反之，把低的状态定义为‘1’数据。数据的读出、擦除和写入的偏置条件如下表1所示。
表1 读出 写入 擦除 Vg 5V 9V -7V Vd 1V 5(“0”) 0(“1”) 悬浮 Vs 0V 0V 10V
数据的读出，采用给存储单元晶体管的漏极加上电压Vd(＝1V)，给源极加上电压Vs(＝0V)，给控制栅CG加上电压Vg(＝5V)的办法进行，用单元电流Icell是否流动来判定所存储的数据的‘1’、‘0’。
此外，擦除对于共享源极和p型阱区102的多个存储单元一揽子地进行。在把漏极设定为悬浮状态，把源极电压设定为Vs＝10V，把控制栅电压设定为Vg＝-7V后，归因于F-N隧道现象电子从浮动栅FG向衬底流，擦除对象的存储单元全部都被设定为‘1’数据。
对此，写入要对每一位进行。在把源极电压设定为Vs＝0V、把控制栅电压设定为Vg＝9V的状态下，把要写入‘0’的单元的位线偏置为5V(漏极电压Vd＝5V)，向浮动栅注入因沟道热电子现象产生的高能电子。这时，如果把要保持‘1’的原状不变的单元的位线设定为0V(漏极电压Vd＝0V)，则不会产生电子的注入，不会产生阈值电压Vt的变化。
其次，为了确认写入或擦除，要进行写入验证或擦除验证。写入验证，要把控制栅电压Vg设定为比读出时的电压高的电压Vpv后进行‘0’读。然后不断交替地执行写入和写入验证，到所有的写入对象的单元都变成为‘0’时，结束写入动作。擦除也同样地要把比读出时的电压低的电压Vev提供给控制栅CG后执行“1”读出的擦除验证以充分确保单元电流Icell。如上所述，单元的字线电压取决于动作模式要进行种种的变化。
然而，近些年来，随着CPU(中央处理单元)的数据处理速度的提高，闪速存储器也不断要求高速的数据传送速度。就象DRAM或SRAM那样，采用装载页模式读出功能的办法来缩短连续多字的合计数据输出时间的闪速存储器也已登场(ISSCC2001 DIGEST OFTECHNILAL PAPERS pp.32-33，Feb，2001 B.Pathank et al.，’A 1.8V64Mb 100MHz Flexible Read While Write Flash Memory’)。该多字(word)的集群，就是说页(page)可以用页地址特定，页内的任意的1个字都可以用页内地址特定，由于页内的字是连续地址，故页内地址可以分配给列一侧。因此如果把低位地址分配给列一侧，把比之高位的地址分配给行一侧，把比之更高位的地址分配给块地址，则与现有的‘低位＝行、中位＝列、高位＝块’这种分配比较起来，在读出用从数十到数百个连续字形成的程序的情况下，就意味着减少了选择的字线的条数。由于结果变成为加给每一条字线的读出应力的时间变长，故对于数据可靠性来说，这将变成为一个严酷的方向。
例如，在1条字线上连接有32个字的单元时，就要考虑在10年间连续读出连续128个字的情况。在没有页模式功能的情况下，由于采用把低位地址分配给行的办法，就可以均等地读出128条的字线，故每1条字线的应力时间是3×108sec/128字＝3×106sec。另一方面，在页尺寸为8个字的情况下，对1条字线可以分配4页，128字则分配4条字线。其结果是，由于在1个字的读出时间内可读出8个字，故字线应力时间对读8个字的时间变成为1/8。但是，由于字线数减少到4/128，故选择1条字线的时间却要增加32倍。结果字线应力时间(read disturb时间，读出扰动时间)与没有页模式功能的情况比增加了4倍。
如上所述，为了实现高速的数据传送速度，装载有页模式读出功能的现有的非易失性半导体存储器存在着读出扰动时间增大的问题，人们要求一种对策。发明内容
按照本发明的一个方面的非易失性半导体存储器，包括：多个非易失性存储单元；分别连接到上述多个非易失性存储单元上的多条字线和多条位线；作为第1地址输入第1列地址，作为比上述第1地址更往高位的第2地址输入第1行地址，作为比上述第2地址更往高位的第3地址，输入第2列地址的地址缓冲器；和其构成为供给上述地址缓冲器的输出信号，选择上述多个非易失性存储单元之内的一个的译码器。
本发明的另一个方面的至少具备2N1个字数的读出放大器的非易失性半导体存储器，包括：多个非易失性存储单元；分别连接到上述多个非易失性存储单元上的多条字线和多条位线；作为最低位的第N1个地址输入第1列地址，作为位于上述N1个地址的高位的N2个地址输入第1行地址，作为位于上述N2个地址的高位的N3个地址输入第2列地址的地址缓冲器；和其构成为供给上述地址缓冲器的输出信号，选择上述多个非易失性存储单元之内的一个的译码器。
本发明的再一个方面的至少具备2N1个字数的读出放大器的非易失性半导体存储器，包括：多个非易失性存储单元；分别连接到上述多个非易失性存储单元上的多条字线和多条位线；作为最低位的第N1个地址输入页内地址，作为位于上述N1个地址的高位的N2个地址输入第1行地址，作为位于上述N2个地址的高位的N3个地址输入页地址的地址缓冲器；和其构成为供给上述地址缓冲器的输出信号，选择上述多个非易失性存储单元之内的一个的译码器。
本发明的再一个方面的非易失性半导体存储器，包括：多个非易失性存储单元；分别连接到上述多个非易失性存储单元上的多条字线和多条位线；输入第1地址的第1地址缓冲器；输入比上述第1地址更往高位的第2地址的第2地址缓冲器；输入比上述第2地址更往高位的第3地址的第3地址缓冲器；在输入上述第2地址缓冲器的输出，读出存储在上述多个非易失性存储单元中的数据时从上述多条字线中选择1条字线的行译码器；在输入上述第3地址缓冲器的输出，读出存储在上述多个非易失性存储单元中的数据时从上述多条位线中至少选择N条(N为不小于2的正整数)的位线的列译码器；读出上述读出选中的多个存储单元的数据的至少N个的读出放大器；输入上述第1地址缓冲器的输出，从上述N个读出放大器的输出中选择M个的多路转换器；和输入上述多路转换器的输出的输出缓冲器。
本发明的再一个方面的非易失性半导体存储器，包括：多个非易失性存储块，上述多个非易失性存储块中的每一个，都具有多个非易失性存储单元，分别连接到上述多个非易失性存储单元上的多条字线和多条位线，在读出存储在上述多个非易失性存储单元中的数据时从上述多条字线之内选择1条字线的行译码器，在读出存储在上述多个非易失性存储单元中的数据时从上述多条位线之内选择至少N条(N为不小于2的正整数)的位线的列译码器；输入第1地址的第1地址缓冲器；输入比上述第1地址更往高位的第2地址的第2地址缓冲器；输入比上述第2地址更往高位的第3地址的第3地址缓冲器；输入比上述第3地址更往高位的第4地址的第4地址缓冲器；读出上述被读出选中的多个存储单元的数据的至少N个读出放大器；输入上述第1地址缓冲器的输出，从上述N个读出放大器中选择M个的多路转换器；输入上述多路转换器的输出的输出缓冲器，和输入上述第4地址缓冲器的输出，在读出存储在上述多个非易失性存储单元中的数据时，从上述多个非易失性存储块中选择1个非易失性存储块的块译码器，其中，上述第2地址缓冲器的输出，向用上述块译码器选中的非易失性存储块中的上述行译码器输入，上述第3地址缓冲器的输出被输入至用上述块译码器选中的非易失性存储块中的上述列译码器。
本发明的再一个方面的非易失性半导体存储器，包括；多个非易失性存储块；上述多个非易失性存储块中的每一个，都具有多个非易失性存储单元，分别连接到上述多个非易失性存储单元上的多条字线和多条位线，在读出存储在上述多个非易失性存储单元中的数据时从上述多条字线之内选择1条字线的行译码器，在读出存储在上述多个非易失性存储单元中的数据时从上述多条位线之内选择至少N条(N为不小于2的正整数)的位线的列译码器；输入第1地址的第1地址缓冲器；输入比上述第1地址更往高位的第2地址的第2地址缓冲器；输入比上述第2地址更往高位的第3地址的第3地址缓冲器；输入比上述第3地址更往高位的第4地址的第4地址缓冲器；输入比上述第4地址更往高位的第5地址的第5地址缓冲器；读出上述被读出选中的多个存储单元的数据的至少N个读出放大器；输入上述第1地址缓冲器的输出，从上述N个读出放大器的输出中选择M个的多路转换器；输入上述多路转换器的输出的输出缓冲器，和输入上述第5地址缓冲器的输出，在读出存储在上述多个非易失性存储单元中的数据时，从上述多个非易失性存储块中选择1个非易失性存储块的块译码器，其中，上述第2及第4地址缓冲器的输出，向用上述块译码器选中的非易失性存储块中的上述行译码器输入，上述第3地址缓冲器的输出被输入至用上述块译码器选中的非易失性存储块中的上述列译码器。附图的简单说明
图1是用来对现有的非易失性半导体存储器进行说明的图，是闪速存储器中的存储单元的剖面图。
图2的电路图是用来对现有的非易失性半导体存储器进行说明，抽出并示出了把图1所示的存储单元晶体管配置成矩阵状的存储单元阵列的一部分。
图3示出了图1所示的存储单元晶体管的控制栅电压与漏极电流之间的关系。
图4的框图示出了根据本发明的实施方案的非易失性半导体存储器的概略构成。
图5的框图示出了具有2个冗余块的2个存储体构成的16M位的闪速存储器的布局图象。
图6A的电路图示出了用来把用第1层次(first-level)金属层形成的块内的局域位线选择性地连接到用第3层次(third-level)金属层形成的主位线上的列门选通电路的构成。
图6B是图6A所示的列门选通电路的符号图。
图7A是具备8个图6A和图6B所示的列门选通电路的列门选通电路的框图。
图7B是图7A所示的列门选通电路的符号图。
图8A的框图示出了列门选通电路。
图8B的框图示出了列冗余用列门选通电路。
图8C的符号图示出了具备16个图8A所示的列门选通电路和1个图8B所示的列冗余用列门选通电路的列门选通电路。
图9A的电路图示出了512K位的存储单元阵列。
图9B是图9A所示的存储单元阵列的符号图。
图10A的电路图示出了64K位的引导块单元阵列。
图10B是图10A所示的引导块单元阵列的符号图。
图11A的电路图示出了连接到每一条字线上的行译码器。
图11B是图11A所示的行译码器的符号图。
图12A的框图示出了用前置译码信号对控制的行译码器。
图12B是图12A所示的行译码器的符号图。
图13的框图示出了具有128个图12A和图12B所示的行译码器的行译码器。
图14A的电路图示出了输出前置译码信号对的前置译码信器。
图14B是图14A所示的前置译码信器的符号图。
图15A的框图示出了具有128对图14A和图14B所示的前置译码信器的行译码器。
图15B是图15A所示的行译码器的符号图。
图16A的电路图示出了驱动选择字线的行译码器。
图16B是图16A所示的行译码器的符号图。
图17A的框图示出了用8个图16A和图16B所示的行译码器构成的行译码器。
图17B示出了图17A所示的行译码器的符号图。
图18A的电路图示出了块译码器。
图18B是图18A所示的块译码器的符号图。
图19A的电路图示出了行译码器(信号BLKFi的产生电路)。
图19B是图19A所示的行译码器的符号图。
图20A的框图示出了设置8个图19A和图19B所示的行译码器构成的行译码器。
图20B是图20A所示的行译码器的符号图。
图21A的电路图示出了引导块用的块译码器。
图21B是图21A所示的块译码器的符号图。
图22A的电路图示出了列译码器(信号BLKHi的产生电路)。
图22B是图22A所示的列译码器的符号图。
图23A的框图示出了用4个图22A和图2B所示的列译码器构成的列译码器。
图23B是图23A所示的列译码器的符号图。
图24A的电路图示出了列译码器的构成例。
图24B是图24A所示的列译码器的符号图。
图25A的电路图示出了选择性地连接主位线和读出专用数据线的列门选通电路。图25B是图25A所示的列门选通电路的符号图。
图26A的框图示出了设置有64个图25A和图25B所示的列门选通电路的列门选通电路。
图26B是图用来说明各个位的列冗余主位线与列冗余数据线之间的连接的电路图。
图26C的符号图示出了设置有64个图25A和图25B所示的列门选通电路的列门选通电路。
图27A的电路图示出了在写入验证时对主位线进行译码选择性地连接到自动专用数据线上的列门选通电路。
图27B是图27A所示的列门选通电路的符号图。
图28A的框图示出了用图27A和图27B所示的列门选通电路构成的列门选通电路。
图28B是用来对各个位的列冗余主位线和A_RDDL之间的连接进行说明的电路图。
图28C的符号图示出了用图27A和图27B所示的列门选通电路构成的列门选通电路。
图29A和图29B的框图示出了把128条的主位线和1条冗余用主位线选择性地连接到64+1条读出用数据线和16+1条自动用数据线上的列门选通电路。
图29C是图29A和图29B所示的列门选通电路的符号图。
图30A的电路图示出了输出信号R_JHH的译码器。
图30B是图30A所示的译码器的符号图。
图31A的电路图示出了读出列门选通电路选择信号的译码器。
图31B是图31A所示的译码器的符号图。
图32A的框图示出了具有3个图31A和图31B所示的译码器的译码器。
图32B是图32A所示的译码器的符号图。
图33A的电路图示出了自动用的列门选通电路信号的译码器。
图33B是图33A所示的译码器的符号图。
图34A的电路图示出了自动用的列门选通电路信号的译码器。
图34B是图34A所示的译码器的符号图。
图35A的框图示出了自动用的列门选通电路信号的译码器。
图35B是图35A所示的译码器的符号图。
图36A的电路图示出了具备引导块的存储体用的列门选通电路激活信号的译码器。
图36B是图36A所示的译码器的符号图。
图37A的电路图示出了具备引导块的存储体用的列门选通电路激活信号的译码器。
图37B是图37A所示的译码器的符号图。
图38A的框图示出了输出信号R_BLKD<0:1>，R_BLKDRD，A_BLKD<0:7>，A_BLKDRD的译码器。
图38B是图38A所示的译码器的符号图。
图39A的框图示出了输出具备引导块的存储体用的列门选通电路信号的译码器。
图39B是图39A所示的译码器的符号图。
图40A的框图示出了不具备引导的存储体用的列门选通电路信号输出和列门选通电路之间的连接关系。
图40B是图40A所示的译码器的符号图。
图41A的框图示出了具备引导的存储体用的列门选通电路信号输出和列门选通电路之间的连接关系。
图41B是图41A所示的电路的符号图。
图42A和图42B分别示出了列门选通电路选择信号的全局译码器(global decoder)。
图43A和图43B分别示出了列门选通电路选择信号的全局译码器。
图44的符号图示出了列门选通电路选择信号的全局译码器。
图45A是用来对不具备引导块的存储体用的全局列门选通电路信号输出和列译码器之间的连接关系进行说明的说明图，而且是全局译码器的框图。
图45B是用来对不具备引导块的存储体用的全局列门选通电路信号输出和列译码器之间的连接关系进行说明的说明图，而且是列译码器的框图。
图45C是用图45A所示的全局译码器和图45B所示的列译码器形成的译码器的符号图。
图46A是用来对具备引导块的存储体用的全局列门选通电路信号输出和列译码器之间的连接关系进行说明的说明图，而且是全局译码器的框图。
图46B是用来对具备引导块的存储体用的全局列门选通电路信号输出和列译码器之间的连接关系进行说明的说明图，而且是列译码器的框图。
图46C是用图46A所示的全局译码器和图46B所示的列译码器形成的译码器的符号图。
图47A的框图示出了512K位的块构成。
图47B是图47A所示的块构成的符号图。
图48A的框图示出了用8个图47A和47B所示的512K位的块构成的4M位的核心4MbCORE。
图48B是图48A所示的核心4MbCORE的符号图
图49A的框图示出了引导块的块构成。
图49B是图49A所示的块构成的符号图。
图50A的框图示出了8个引导块的连接关系。
图50B是图50A所示的电路的符号图。
图51的电路图着眼于i位示出了地址缓冲器的构成例。
图52的电路图示出了地址开关。
图53的电路图示出了存储体信号产生电路的构成例。
图54A的电路图示出了电源开关的构成例。
图54B是图54A所示的电源开关符号图。
图55A的电路图示出了电源开关的构成例。
图55B是图55A所示的电源开关的符号图。
图56A的电路图示出了电源开关的构成例。
图56B是图56A所示的电源开关的符号图。
图57的电路图示出了块冗余控制信号输出电路的构成例。
图58的电路图示出了块冗余控制信号输出电路的构成例。
图59的电路图示出了产生主块地址的电路。
图60A的框图示出了每一个4Mb核心所具备的电源开关和译码器的构成例。
图60B是图60A所示的电源开关和译码器的符号图。
图61A的框图示出了用4Mb核心和电源开关和译码器构成的4Mb的电源开关和译码器。
图61B是图61A所示的电源开关和译码器的符号图。
图62A的框图示出了引导核心用的电源开关和译码器。
图62B是图62A所示的电源开关和译码器的符号图。
图63A的框图示出了用引导核心和上述引导核心用的电源开关和译码器构成的引导核心用的电源开关和译码器。
图63B是图63A所示的电源开关和译码器的符号图。
图64的框图示出了存储体BANK0的译码器构成。
图65是图64所示的存储体BANK0的译码器的符号图。
图66A的框图示出了存储体BANK1的电源开关和译码器。
图66B是图66A所示的电源开关和译码器的符号图。
图67的框图示出了存储体BANK1的译码器构成。
图68是图67所示的存储体BANK1的译码器的符号图。
图69A示出了块冗余的列译码器部分，是全局译码器的框图。
图69B示出了块冗余的列译码器部分，是列译码器的框图。
图69C示出了块冗余的列译码器部分，是块冗余用的译码器的符号图。
图70A的框图示出了冗余块的电源开关和译码器和块之间的连接关系。
图70B是图70A所示的电路的符号图。
图71的框图示出了冗余块的译码器的构成。
图72是图71所示的冗余块的译码器的符号图。
图73A到73D的框图分别示出了具备2个冗余块的4Mb+12Mb的2存储体构成的16M位的闪速存储器核心的构成。
图74是图73A到73D所示的16M位的闪速存储器核心的符号图。
图75的电路图示出了列冗余电路的构成例。
图76的电路图示出了读出放大器和锁存被读出的数据的电路。
图77的电路图示出了读出用和写入验证用读出放大器。
图78的电路图示出了锁存列冗余的熔断丝数据的电路。
图79的电路图示出了锁存列冗余的熔断丝数据的电路。
图80的电路图在页内地址和熔断丝数据一致的字的输出时，产生用来在多路转换器中置换I/O数据的信号的电路。
图81的电路图示出了多路转换器。
图82的电路图示出了多路转换器。
图83的电路图示出了保持写入数据的数据锁存电路的构成例。
图84的电路图示出了进行写入或擦除的验证的读出锁存电路的构成例。
图85的电路图示出了进行自动时的列冗余的电路的构成例。
图86的电路图示出了输出用来当写入数据和验证结果完全一致时则宣告结束写入的结束信号的电路。
图87的电路图示出了在已进行列冗余置换的情况下把对象I/O的数据传送给PDATARD的电路。
图88的电路图示出了已连接到自动用数据线上的写入负载电路的构成例。
图89的时序图示出了表示写入动作的动作波形。
图90的时序图示出了表示读出动作的动作波形。
图91A和91B的图表分别示出了根据本发明的实施方案的非易失性半导体存储器中的第1地址分配例。
图92A到92C的图表分别示出了根据本发明的实施方案的非易失性半导体存储器中的第2地址分配例。
图93A和93B的图表分别示出了根据本发明的实施方案的非易失性半导体存储器中的第3地址分配例。
图94A到94C的图表分别示出了根据本发明的实施方案的非易失性半导体存储器中的第4地址分配例。
图95A和95B的图表分别示出了根据本发明的实施方案的非易失性半导体存储器中的第5地址分配例。
图96A到96C的图表分别示出了根据本发明的实施方案的非易失性半导体存储器中的第6地址分配例。
图97A和97B的图表分别示出了根据本发明的实施方案的非易失性半导体存储器中的第7地址分配例。
图98A到98C的图表分别示出了根据本发明的实施方案的非易失性半导体存储器中的第8地址分配例。具体实施方式
图4的框图示出了根据本发明的实施方案的非易失性半导体存储器的概略构成。该非易失性半导体存储器的构成为包括：存储单元阵列(Memory cell array)11；行译码器(Row decoder)12；列译码器(Columndecoder)13；块译码器14(Block decoder)；列门选通电路(Columngate)15；读出放大器(Sense amp)16；写入电路(Program circuit)17；电荷泵(Charge pump)18；电压开关(Voltage switch)19；I/O缓冲器(I/Obuffer)20；控制器(controller)21；指令寄存器(Command register)22和地址缓冲器(Address buffer)23。
输入到上述地址缓冲器23中的地址信号ADD，分别供往行译码器12、列译码器13和块译码器14，同时，一部分供往指令寄存器22。此外，供往上述I/O缓冲器20的写入数据WDA被供往写入电路17，指令CMD被供往指令寄存器22。该指令寄存器22的输出被供往控制器21并被译码，用该控制器21对读出放大器16、写入电路17、电荷泵18和电压开关19等进行控制。上述电荷泵18的输出电压Vddh、Vddr、Vbb分别供往电压开关19、列译码器13和块译码器14，输出电压Vddp供往写入电路17。上述电压开关19的输出电压VSWi、VBBi供往行译码器12。
供往上述写入电路的写入数据WDA经由被列译码器13选中的列门选通电路15，供往存储单元阵列11的位线BLs，被写入到已连接到与由行译码器12选中的字线WLs之间的交点上的存储单元内。这时，进行写入的块由上述块译码器14指定。
另一方面，从被上述行译码器12、列译码器13和块译码器14选中的存储单元中读出来的数据RDA，经由列门选通电路15被供往读出放大器16进行读出和放大，然后，经由I/O缓冲器20被读出。
图5示出了上述图4所示的非易失性半导体存储器的更为详细的构成例，示出了具有2个冗余块的2存储体构成的16M位闪速存储器的布局图象。从电源开关和译码器VolDec开始在X方向上配置8个块，从该电源开关和译码器VolDec输出的信号Mi/MiB、Fi、Hi用在单元阵列CellArray上边通过的第2层次(Second-level)金属层(M2)进行布线。另一方面，局域位线(local bit-line)用第1层次金属层进行布线，全局位线(global bit-line)则用第3层次金属层(M3)进行布线。上述全局位线从第2级列译码器ColDec8开始在Y方向上对于存储体0共通连接3块，对于存储体1则共通连接1块和引导块这2块。连接到被选中的1个列译码器ColDec8上的主位线被连接到共通数据线上。冗余块的局域位线在可置换时被连接到数据线上。
其次，对上述图5所示的布局图象中的各个块的构成进行说明。
图6A示出了用来把用第1层次金属层形成的决(block)内的局域位线LBL0到LBL3选择性地连接到用第3层次金属层形成的主位线(mainbit-line)MBL上的列门选通电路1stCOL1的电路构成。图6B是上述图6A所示的列门选通电路1stCOL1的符号图。如图6A所示，列门选通电路1stCOL1，由电流通路的一端被连接到局域位线LBL0到LBL3上，电流通路的另一端被连接到主位线MBL上，向栅极供给来自列译码器Co1Dec1的译码信号BLKH0到BLKH3的晶体管BQ0到BQ3构成。
图7A和图7B分别示出了具备8个图6A和图6B所示的列门选通电路1stCOL1的列门选通电路1stCOL2的框图，和列门选通电路的符号图。该列门选通电路1stCOL2被设置为与各个I/O相对应。
图8A到8C分别示出了列门选通电路，示出了具备字宽，就是说具备16个(图8A)上述列门选通电路1stCOL2和1个(图8B)列冗余用列门选通电路1stCOL1的列门选通电路1stCOL3(图8C)。列冗余用列门选通电路1stCOL1，具有4条局域位线(RDLBL0到RDLBL3)和1条主位线(RDMBL)，可以用与本体相同的信号H0到H3控制列选择信号。图8C所示的列门选通电路1stCOL3，把512条本体局域位线和4条列冗余用位线译码为128条主位线和1条列冗余用位线。
图9A和9B示出了512K位的存储单元阵列CellArray，图9A是电路图，图9B是其符号图。如图9A所示，存储单元晶体管MC，若把冗余用包括在内则被配置为516×1024的矩阵状。各个存储单元晶体管MC的控制栅，每一行都被连接到字线WL0到WL127上，漏极，每一列都被连接到局域位线LBL0到LBL511和冗余用局域位线RDLBL0到RDLBL3上，源极则共通连接到源极线SL上。
图10A和10B分别示出了64K位的引导块单元阵列BootCellArray，图10A是电路图，图10B是其符号图。如图10A所示，具备128条的字线，列作成为与本体同样的构成。就是说，存储单元晶体管MC，若把冗余用包括在内则配置为516×128的矩阵状。各个存储单元晶体管MC的控制栅每一行都连接到字线WL0到WL127上，漏极，每一列都被连接到局域位线LBL0到LBL511和冗余用局域位线RDLBL0到RDLBL3上，源极则共通连接到源极线SL上。
图11A和11B分别示出了连接到每一条字线上的行译码器RowDec0，图11A是电路图，图11B是其符号图。如图11A所示，行译码器RowDec0，由用N沟道型晶体管n1和P沟道型晶体管p1构成的传送门电路和N沟道型晶体管n2构成。上述传送门电路用前置译码信号对Mi/MiB进行控制，控制是否向字线WLi、j供给信号BLKFj。此外，向上述晶体管n2的栅极供给上述前置译码信号MiB以控制ON/OFF，在字线WLi、j的非被选时，结果就变成为提供非被选字线电位VBBBi。
图12A和12B分别示出了用前置译码信号对Mi/MiB进行控制的行译码器。图12B所示的行译码器RowDec1，如图12A所示，由8个上述行译码器RowDec0构成，相邻的8条字线可以用同一前置译码信号对Mi/MiB进行控制。
图13示出了具有128个图12A和图12B所示的行译码器RowDec1的行译码器RowDec2。512K位的存储单元阵列CellArray中的1024条字线，用8个信号BLKFi和128个前置译码信号对Mi/MiB的组合进行译码。
图14A和14B分别示出了输出前置译码信号对Mi/MiB的前置译码信器RowDec3。图14A是电路图，图14B是其符号图。如图14A所示，前置译码信器的构成为具备被供给擦除信号ERASE和行地址RA<3:9>的与门电路AND1和用电压VSWi、VBBi进行动作的电平移位器LS1。因此，结果就变成为从该电平移位器LS1输出前置译码信号对Mi/MiB。
图15A和15B示出了具有128对(图15A)上述图14A和图14B所示的前置译码信器RowDec3的行译码器RowDec4，图15B是其符号图。128对的前置译码信号对Mi/MiB，是7个行地址RA<3:9>的译码信号，在擦除时擦除信号ERASE将变成为低电平，128对的前置译码信号对Mi/MiB全都变成为非被选状态。
图16A和16B示出了驱动选择字线的行译码器RowDec5，图16A是电路图图16B是其符号图。如图16A所示，行译码器RowDec5，构成为具备被供给擦除信号ERASE和行地址RA<0:2>的与门电路AND2和用电压VSWi、VBBi进行动作的电平移位器LS2。因此，就变成为对行地址RA<0:2>进行译码，并从该电平移位器LS输出信号Fi。
图17A和17B示出了用8个上述行译码器RowDec5构成行译码器RowDec6的框图和符号图。
图18A和18B示出了块译码器BlockDec，图18A是电路图，图18B是其符号图。如图18A所示，块译码器14被构成为具备与门电路AND3、AND4，电平移位器LS3到LS6和反相器INV1等。向上述与门电路AND3，供给块地址BA<0:2>，该与门电路AND3的输出信号，供往电平移位器LS3、电平移位器LS4和与门电路AND4的一方的输入端。向上述与门电路AND4的另一方的输入端供给擦除信号ERASE(与擦除信号ERASEB相位相反的信号)，该与门电路AND4的输出信号被供往电平移位器LS5和电平移位器LS6。
上述电平移位器LS3用电压VSWi、VBBi进行动作，输出信号BSH。上述电平移位器LS4，用电压VSWCi、gnd进行动作，输出信号BSHH。上述电平移位器LS5，用电压VSWCi、gnd进行动作，驱动块i的单元源极线SLi。上述电平移位器LS6，用电压VSWi、VBBi进行动作，该电平移位器LS6的输出，经由用电压gnd和VBBi进行动作的反相器INV1变成为VBBBi后输出。
就是说，该块译码器BlockDec，输出对块地址BA<0:2>进行译码后的不同的电平的信号BSH、BSHH。此外，在块i的擦除选择时，给该块i的单元源极线Sli加上电压VSWCi。信号VBBBi是提供非被选字线电位的信号，在擦除选择时将变成为VBBi电平。
图19A和19B示出了行译码器RowDec7(信号BLKFi的产生电路)，图19A是电路图，图19B是其符号图。该行译码器RowDec7由用电压VSWi、VBBi动作的与门电路AND5构成，用信号Fi和信号BSH之间逻辑与产生信号BLKFi。
图20A和20B是设置8个上述图19A和图19B所示的行译码器RowDec7构成的行译码器RowDec8，图20A是框图，图20B是其符号图。
图21A和21B示出了引导块用的块译码器BootBlockDec，图21A是电路图，图21B是其符号图。如图21A所示，引导块用的块译码器BootBlockDec的构成为具备与门电路AND6、AND7、电平移位器LS7到LS10和反相器INV2等。向上述与门电路AND6，供给行地址RA<7:9>和块地址BA<0:2>，该与门电路AND6的输出信号被供往电平移位器LS7、电平移位器LS8和与门电路AND7的一方的输入端。向上述与门电路AND7的另一方的输入端，供给擦除信号ERASE，该与门电路AND7的输出信号，供往电平移位器LS9和电平移位器LS10。
上述电平移位器LS7，用电压VSWi、VBBi动作，输出信号BSH。上述电平移位器LS8，用电压VSWCi、gnd进行动作，输出信号BSHH。上述电平移位器LS9，用电压VSWCi、gnd进行动作，驱动单元源极线SL。上述电平移位器LS10，用电压VSWi、VBBi进行动作，该电平移位器LS10的输出，经由用电压gnd和VBBi进行动作的反相器INV2变成为VBBBi后输出。
在上述那样的构成中，当行地址RA<7:9>都变成为高电平后，引导块就被选。8个引导块BootBlock可以用行地址RA<7:9>进行选择。
图22A和22B示出了列译码器ColDec1(信号BLKHi的产生电路)，图22A是电路图，图22B是其符号图。该列译码器ColDec1由用电压VSWCi、gnd动作的与门电路AND8构成，用信号BSHH和信号Hi之间的逻辑与产生信号BLKHi。
图23A和23B示出了列译码器ColDec2，图23A是电路图，图23B是其符号图。该列译码器ColDec2，用4个列译码器ColDec1构成。在这里信号H<0:3>是对列地址CA<3:4>的译码信号进行了电平变换后的信号。
图24A和24B示出了列译码器ColDec3的构成例，图24A是电路图，图24B是其符号图。该列译码器ColDec3，用被供给列地址CA<3:4>的与门电路AND9，和被供给该与门电路AND9的输出信号，用电压VSWCi、gnd动作的电平移位器LS11构成，产生信号H<0:3>。
主位线MBL0、MBL1，用在图25A和25B中所示的那样的列门选通电路2ndCOL1选择性地连接到读出专用数据线R DL上。图25A是电路图，图25B是其符号图。如图25A所示，列门选通电路2ndCOL1的构成为包括晶体管RQ0和晶体管RQ1。上述晶体管RQ0，电流通路的一端连接到主位线MBL0上，另一端连接到读出专用数据线R_DL上，向栅极供给读出列门选通电路选择信号R_BLKD0。晶体管RQ1，电流通路的一端连接到主位线MBL1上，另一端连接到读出专用数据线R_DL上，向栅极供给读出列门选通电路选择信号R_BLKD1。
在页长为4个字，就是说为64位的情况下，如图26A到图26C所示，用上述图25A和25B所示的设置有64个列译码器2ndDec1的列门控电2ndCOL2进行译码。在这里，如图26B所示，各个位的列冗余主位线RDMBL，通过向栅极供给信号R_BLKDRD的晶体管RQ3的电流通路被连接到列冗余位线R_RDDL上。
图27A和27B示出了在写入验证时对主位线MBL0到MBL7进行译码选择性地连接到自动专用数据线A_DL上的列门选通电路2ndCOL3，图27A是电路图，图27B是其符号图。如图27A所示，列门选通电路2ndCOL3的构成为包括晶体管AQ0到AQ7。这些晶体管AQ0到AQ7，电流通路的一端分别连接到主位线MBL0到MBL7上，另一端连接到自动专用数据线A_DL上，向栅极供给信号A_BLKD0到A_BLKD7。
图28A到28C示出了用上述图27A和图27B所示的列门选通电路2ndCOL3构成的列门选通电路2ndCOL4。图28A是电路图，图28B是用来对各个位的列冗余主位线和A_RDDL之间的连接进行说明的电路图，图28C是其符号图。
图29A到图29C示出了把128条的主位线MBL<0:127>和1条冗余用主位线RDMBL选择性地连接到64+1条读出用数据线和16+1条自动用数据线上的列门选通电路2ndCOL5。图29A和29B是框图，图29C是其符号图。
图30A和30B示出了输出信号R_JHH的译码器McolDec1，图30A是电路图，图30B是其符号图。该译码器McolDec1，如图30A所示，由被供给读出对象存储体信号R_BANKi和读出用块地址信号R_BA<0:2>的与门电路AND10，和用电压VSWCi、gnd动作的电平移位器LS12构成。因此，信号R_JHH可以用读出对象存储体信号R_BANKi和读出用块地址信号R_BA<0:2>的译码信号提供。
图31A和31B示出了读出列门选通电路选择信号R_BLKDi的译码器McolDec2，图31A是电路图，图31B是其符号图。该译码器McolDec2，用电压VSWCi、gnd进行动作，由被供给从上述图30A和30B所示的译码器McolDec1输出的信号R_JHH和信号R_GDi的与门电路AND12构成，输出读出列门选通电路选择信号R_BLKDi。
图32A和32B示出了具有3个上述译码器McolDec2的译码器McolDec3，图32A是框图，图32B是其符号图。
图33A和33B到图35A和35B，分别示出了自动用的列门选通电路信号的译码器McolDec4、McolDec5、McolDec6，输入信号和输出信号虽然不同，但是基本上其构成与上边所说的图30A和30B到图32A和32B的译码器是相同的。就是说，译码器McolDec4用与门电路AND13和电平移位器LS13构成，译码器McolDec5用与门电路AND14构成。此外，译码器McolDec6，用9个上述译码器McolDec5构成。
图36A和36B、37A和37B，分别示出了具备引导块的存储体用的列门选通电路激活信号的译码器McolDec1Boot、McolDec4Boot。译码器McolDec1Boot，如图36A所示，其构成为包括被供给信号R_MBLKBOOT和信号R_RA<7:9>的与门电路AND14；被供给信号R_MBLK<3>和信号R_BA<0:2>的与门电路AND15；被供给这些与门电路AND14和与门电路AND15的输出信号的或门电路OR1；和用电压VSWCi、gnd进行动作，使上述或门电路OR1的输出信号进行电平移位的电平移位电路LS14。因此，结果变成为从该电平移位电路LS14输出信号R_JHH。
此外，译码器McolDec4Boot，如图37A所示，其构成为包括被供给信号A_MBLKBOOT和信号A_RA<7:9>的与门电路AND16；和被供给信号A_MBLK<3>和信号A_BA<0:2>的与门电路AND17；被供给这些与门电路AND16和与门电路AND17的输出信号的或门电路OR2；用电压VSWCi、gnd进行动作，使上述或门电路OR2的输出信号进行电平移位的电平移位电路LS15。因此，结果变成为从该电平移位电路LS15输出信号R_JHH。图36B和图37B分别示出了各自的译码器McolDec1Boot、McolDec4Boot的符号图。
图38A和38B分别示出了输出信号A_BLKD<0:1>，R_BLKDRD，A_BLKD<0:7>，A_BLKDRD的译码器McolDec7，图38A是示出了构成的框图，图38B是其符号图。如图38A所示，译码器McolDec7的构成是分别使译码器McolDec1与McolDec3和译码器McolDec4与McolDec6连接起来。
图39A和39B分别示出了输出含有引导块的存储体用的列门选通电路信号的译码器McolDec7Boot，图39A是示出了构成的框图，图39B是其符号图。如图39A所示，译码器McolDec7Boot的构成是分别使译码器McolDec1Boot与McolDec3和译码器McolDec4Boot与McolDec6连接起来。
图40A、40B、41A、41B分别示出了不含有引导块的存储体用和含有引导块的存储体用的列门选通电路信号输出和列门选通电路之间的连接关系，图40A和41A的框图示出了构成，图40B和图41B是各自的符号图。如图40A所示，译码器McolDec8的构成是分别使译码器McolDec7的输出端与译码器2ndCOL5的输入端分别连接起来。此外，如图41A所示，译码器McolDec8Boot的构成是分别使译码器McolDec7Boot的输出端与译码器2ndCOL5的输入端连接起来。
图42A、42B、43A、43B和44，分别示出了列门选通电路选择信号的全局译码器ColGlobalDec，图42A、42B、43A和43B是产生各个译码信号的电路部分，图44是全局译码器ColGlobalDec的符号图。图42A是产生信号R_GD<0:1>的电路部分，图42B是产生信号R_GDRD的电路部分，图43A是产生信号A_GD<0:7>的电路部分，图43B是产生信号A_GDRD的电路部分。任何一个电路部分的构成都是含有与门电路(AND18到AND21)和电平移位器(LS16到LS19)。
图45A到45C和图46A到46C，分别示出了不含有引导块的存储体用和含有引导块的存储体用的全局列门选通电路信号输出和列译码器之间的连接关系。图45A所示的全局译码器ColGlobalDec的输出信号R_GD<0:1>、R_GDRD、A_GD<0:7>、A_GDRD，供往图45B所示的列译码器ColDec8，用该列译码器ColDec8，驱动主位线和冗余用主位线MBL0<0:127>、RDMBL0、…、MBL7<0:127>、RDMBL7。图45C是用上述全局译码器ColGlobalDec和列译码器ColDec8形成的译码器ColDec9的符号图。
图46A所示的全局译码器ColGlobalDec的输出信号R_GD<0:1>、R_GDRD、A_GD<0:7>、A_GDRD，供往图46B所示的列译码器ColDec8Boot，用该列译码器ColDec8，驱动主位线和冗余用主位线MBL0<0:127>、RDMBL0、…、MBL7<0:127>、RDMBL7。图46C是用上述全局译码器ColGlobalDec和列译码器ColDec8Boot形成的译码器ColDec9Boot的符号图。
图47A和47B示出了512K位的块构成，图47A的框图示出了构成，图47B是其符号图。如图47A所示，块BLK的构成为含有单元阵列CellArray，第1级列门选通电路1stCol3、第1级列门选通电路1stCol3用的译码器ColDec2、行译码器RowDec8和块译码器BlockDec。
图48A和48B示出了用8个上述512K位的块构成的4M位的核心4MbCORE，图48A的框图示出了构成，图48B是其符号图。这8个块，共享电压VSWCi、VSWi、VBBi和信号Mi/MiB、Fi、Hi。而主位线MBL<0:127>、MBLRD在8个块中是独立的。
图49A和49B示出了引导块BootBLK，图49A的框图示出了构成，图49B是其符号图。与块BLK的不同之处是字线条数变成为1/8，RowDec2的个数变成为1/8，传送前置译码信号对Mi/MiB的信号线变成为1/8即16条。
图50A和50B示出了8个引导块BootBLK的连接关系。这8个引导块BootBLK共享电压VSWCi、VSWi、VBBi和信号Mi/MiB、Fi、Hi。而主位线MBL<0:127>、MBLRD在8个块中是独立的。
图51的电路图着眼于i位示出了地址缓冲器的构成例。该地址缓冲器用缓冲器电路BAC1、BAC2、带时钟的反相器CINV1、CINV2和反相器INV3构成。信号BUSY是在写入或擦除动作执行中变成为高电平的信号，自动地址A_BA、RA、CA不接受自动执行中地址填充Ai的变化。R_BA、CA、RA表示读出用地址。块高位地址BA<3:4>可由用信号BUSY或信号READ进行定时控制的主块地址(main blockaddess)MBLK<0:3>进行译码(在本实施方案中以16M位的容量的闪速存储器为例)。
图52的电路图示出了地址开关。该地址开关用与门电路AND22、AND23、AND24、传送门电路TG1、TG2、反相器INV4a、INV4b和N沟道型MOS晶体管Q4等构成，对于各个4M位的核心4MbCORE或引导核心BootCORE都具备该地址开关。在被选块未置换成块冗余的情况下，信号A_HITBLKB或信号R_HITBLKB将变成为高电平，被选4MbCORE或BootCORE的地址BA、RA、CA，在自动时将变成为A_BA、RA、CA，在读出时则变成为R_BA、RA、CA，非被选4MbCORE或BootCORE的地址信号全都将变成为低电平。
图53的电路图示出了存储体信号产生电路的构成例。在本实施方案中，举出的是2存储体构成的例子。块地址的高位4M位(BA<3>＝BA<4>＝H)属于第1存储体BANK1，除此之外的12M位属于第2存储体BANK0。信号BANK也具有自动用和读出用这么2个。
图54A和54B到图56A和56B分别示出了电源开关VolSW1、VolSW2、VolSW3，图54A、55A和56A是电路图，图54B、55B和56B是其符号图。电源开关VolSW1，如图54A所示，由电平移位器LS20和P沟道型MOS晶体管Q5、Q6构成。此外，电源开关VolSW2，如图55A所示，由电平移位器LS21和P沟道型MOS晶体管Q7、Q8构成。再有，电源开关VolSW3，如图56A所示，由电平移位器LS22和P沟道型MOS晶体管Q9、Q10构成。列用电源VSWC每一个存储体都进行切换，行用电源VSW和VBB每一个4Mb核心4MbCORE或引导核心进行切换。
图57和58分别示出了块冗余控制信号输出电路的构成例。在这里，举出的是冗余块为2个的情况的例子。在与冗余地址存储熔断丝数据BA_FUSE0<0:4>或BA_FUSE1<0:4>一致的情况下，信号HIT上升到高电平。该信号HIT也具有自动用和读出用这么2个。
图59示出了产生主块地址的电路，从该电路输出的主块地址信号MBLK将变成为选择4M位核心4MbCORE或引导核心BootCORE的信号。
图60A和60B示出了每一个4Mb核心4MbCORE所具备的电源开关和译码器VolDec的构成例。电源开关和译码器VolDec，如图60A所示，其构成为含有电源开关VolSW2、电源开关VolSW3、行译码器RowDec4、行译码器RowDec6及列译码器ColDec3。
图61A和61B示出了用4Mb核心4MbCORE和上述电源开关和译码器VolDec构成的4M位的电源开关和译码器4MbCoreVolDec，图61A的框图示出了构成，图61B是其符号图。该电源开关和译码器4MbCoreVolDec，作成为使得在块冗余选择时，本体一侧地址变成为非被选，使本体电源开关变成为被选状态，以抑制电源的寄生电容的变动，而与有无冗余选择无关。
送往译码器的输入地址，如图52所示，在使用块冗余的情况(HITBLK＝H)下，全都变成为非被选状态，给存储单元不施加电压。另一方面，图55和56所示的电源开关VolSW2、VolSW3，则变成为被选状态而与冗余置换的有无无关。这是因为尽可能地使电源VSW、VBB的寄生电容变成为一定的缘故。就是说，在电源开关根据冗余信息也已变成为非被选状态的情况下，相对于冗余块被选中的情况下的寄生电容1个块的量，冗余块未被选的情况下的寄生电容是8个块的量，两者的差比较大。重写电压虽然可借助于升压电路产生，但是其上升时间对寄生电容的依赖性很强。当寄生电容取决于冗余被选和非被选而变化大时上升时间的变化也大，其结果是实效上的重写时间就不一样。这意味着改写条件取决于是否是冗余而变化，将成为一个问题。
另一方面，在使电源开关变成为被选状态而与冗余信息无关的情况下，相对于在冗余块被选时的寄生电容是9个块的量，在冗余未被选的情况下的寄生电容为8个块的量，两者的差比较小。其结果是重写条件取决于是否冗余块的变化小，在特性方面不会成为问题。
因此，倘采用这样的构成，由于寄生电容的变化比较小，故冗余块的单元和本体单元的重写条件就变成为大体上相同。
图62A和62B示出了引导核心用的电源开关和译码器VolDecBoot，图62A的框图示出了构成，图62B是其符号图。如图62A所示引导核心用的电源开关和译码器VolDecBoot的构成为含有电源开关VolSW2、电源开关VolSW3、引导块用的行译码器RowDec4Boot、行译码器RowDec6和列译码器ColDec3。
图63A和63B示出了用上述引导核心BootCORE和上述引导核心用电源开关和译码器VolDecBoot构成的引导核心用的电源开关和译码器BootCoreVolDec，图63A的框图示出了构成，图63B是其符号图。引导核心用的电源开关和译码器BootCoreVolDec，如图63A所示，向引导核心BootCORE供给引导核心用的电源开关和译码器VolDecBoot的输出信号。
图64示出了存储体BANK0的译码器构成。该存储体BANK0用电源开关VolSW1、4M位的电源开关和译码器4MbCoreVolDec和译码器ColDec9构成。
图65是上述图64所示的存储体BANK0的译码器的符号图。在该图65中，示出了存储体BANK0的核心构成。在本例中，1个4M位部分和引导部分共享主位线。
图66A和66B示出了上述存储体BANK1的电源开关和译码器Bank1CoreVolDec，图66A的框图示出了构成，图66B是其符号图。存储体BANK1的电源开关和译码器Bank1CoreVolDec，如图66A所示，用4M位的电源开关和译码器4MbCoreVolDec和引导核心用的电源开关和译码器BootCoreVolDec构成。
图67示出了存储体BANK1的译码器构成。该存储体BANK1用电源开关VolSW1、电源开关和译码器Bank1CoreVolDec、和引导用的译码器ColDec9Boot构成。
图68是上述图67所示的存储体BANK1的译码器的符号图。在图68中示出了存储体BANK1的核心构成。
图69A到69C示出了块冗余的列译码器部分。在该列译码器部分中，含有图69A所示的全局译码器ColGlobalDec、图69B所示的译码器ColDec8、图69C所示的块冗余用的译码器ColDec9BLKRD。
在本体一侧，对于8个块具备全局译码器ColGlobalDec。对此，冗余块对于512K位的块被设置为使得可以与任意的块进行置换。
图70A和70B示出了冗余块的电源开关和译码器VolDec和块BLK之间的连接关系，图70A的框图示出了构成，图70B是该连接电路BLKRDVolDec的符号图。
图71示出了冗余块的译码器的构成。该译码器的构成为含有图54A和54B所示的电源开关VolSW1、图70A和70B所示的冗余块的电源开关和译码器VolDec和块BLK之间的连接电路BLKRDVolDec以及块冗余用的译码器ColDec9BLKRD。
如上所述，在冗余块的情况下，电源开关或行译码器及列译码器已专用化。
图72示出了图71所示的冗余块的译码器RDBLK的符号图。
图73A到73D示出了具备2个冗余块的4M位+12M位的2存储体构成的16M位的闪速存储器核心的构成。读出用64+1条和自动用16+1条的数据线，在2个冗余块和2个存储体中共通连接。
图74是上述图73A到73D所示的16M位的闪速存储器核心16MbCORE的符号图。
图75的电路图示出了列冗余电路的构成例。在这里，示出的是2个可置换的电路。自动用，进行全块地址与全列地址的存储数据之间的比较，在全部地址都一致的情况下输出信号HIT，读出用，进行全块地址与页地址(在4字/页的本实施方案中，除去低位2位之外)CA<2:4>的比较，在全部的地址都一致的情况下输出信号HIT。表示与页内列地址CA<0:1>的存储数据CA_FUSE<0:1>进行置换的I/O的4位的熔断丝数据R_IO_FUSE<0:3>，选择已加热的一组的熔断丝数据，送往后边要讲的读出放大器数据多路转换器。
图76的电路图示出了读出放大器和锁存被读出的数据的电路。在读出放大器SA1的输出端上设有用带时钟的反相器CINV3、CINV4和反相器INV5构成的锁存电路，作为读出用若包括冗余在内则共设置65个。锁存信号LAT是用后边要讲的图90中所示的定时进行动作的信号。
图77示出了读出用和写入验证用读出放大器。读出用读出放大器Read S/A，用128个读出放大器电路Sense amp.、16个电流转换器(Current coverter)以及1个参考电流转换器(Reference currentconverter)构成。验证用读出放大器Verify S/A，用16个读出放大器电路Sense amp.、2个电流转换器(Current coverter)构成。
参考单元(reference cell)为两者共享，借助于参考电流转换器分成读出用和验证用。参考电流转换器为8个读出放大器共享，即便是带页模式的闪速存储器也可以抑制面积损失(Penalty)。
采用所有上述那样的构成的读出用和写入验证用读出放大器的办法，就可以因在读出用和写入验证用中共享基准单元(Reference Cell)而消除由基准单元的参差引起的本体单元的验证宽余量的劣化。
图78和图79分别示出了锁存列冗余的熔断丝数据的电路。图78所示的锁存电路用带时钟的反相器CINV5、CINV6和反相器INV6构成。图79所示的锁存电路用带时钟的反相器CINV7、CINV8和反相器INV7构成。锁存信号FLAT是用后边要讲的图90中所示的定时进行动作的信号。
图80示出了在页内地址R_CA<0:1>和熔断丝数据R_CA_FS<0:1>一致的字的输出时，产生用来把用信号R_IO_FS<0:3>指定的I/O数据，在图81和82所示的多路转换器中置换成信号SAORD的信号R_HITIOi的电路。该电路用异或门电路EXOR、反相器INV8和与门电路25构成。在本实施方案中，虽然示出的是仅仅可以置换4字/页内的1位的情况，但是，采用使之分别具有2组信号R_CA_FS<0:1>、R_HITO和SAORD的办法就可以进行页内2位的置换。
图81所示的多路转换器，用与门电路AND26构成，图82所示的多路转换器分别用反相器INV9、与门电路AND27到AND30、N沟道型MOS晶体管MQ1到MQ5和缓冲器BAC3构成。
图83的电路图示出了保持写入数据的数据锁存电路的构成例。该数据锁存电路的构成为含有带时钟的反相器CINV9、CINV10和反相器INV10。
图84的电路图示出了进行写入或擦除的验证的读出锁存电路的构成例。该读出锁存电路的构成为含有读出放大器SA2、带时钟的反相器CINV11、CINV12和反相器INV11。
图85是进行自动时的列冗余的电路的构成例。该构成为含有N沟道型MOS晶体管CQ1、CQ2、反相器INV12和与门电路AND31等。
图86的电路图示出了输出用来当写入数据PDATAi和验证结果PSAOi完全一致时则宣告结束写入的结束信号PEND的电路。该电路包括异或门电路PEXOR0到PEXOR16和与门电路AND32。
图87的电路图示出了在已进行了列冗余置换的情况下把对象I/O的数据传送给PDATARD的电路。该电路的构成为含有反相器INV13和与非门电路NAND1、NAND2。
图88的电路图示出了已连接到自动用数据线上的写入负载电路的构成例。该电路的构成为包括或非门电路NOR1、电平移位器LS23和N沟道型MOS晶体管PQ1。因此，在写入数据PDATA为‘1’的情况下，数据线就变成为悬浮，在写入数据PDATA为‘0’的情况下，就给数据线加上写入电压VDDP。
图89的时序图示出了表示写入动作的动作波形。含有被选中的地址的存储体变成为写入被选状态，字线WL和位线BL变成为写入偏置状态或写入验证状态。
图90的时序图示出了表示读出动作的动作波形。可以对不处于写入或擦除动作中的存储体进行存取。当有读出页地址A2到A19的切换时，就可以根据其迁移输出脉冲状的地址迁移检测信号ATD。页数据可以用读出放大器读出，用由信号ATD产生的脉冲LAT信号锁存4字的数据。从用页内地址A0、A1指定的1字由I/O填充(PAD)输出。在其后的仅仅A0、A1的切换中，信号ATD不输出，使锁存数据进行多路转换，从I/O填充输出数据。
下边的表2示出了各个内部动作中的内部电源的电压值。
表2 VDDR VDDH VDDP VSW VBB读出 5V 5V Vcc 5V 0V写入 5V 10V 5V 10V 0V写入验证 5V 10V Vcc 6.5V 0V擦除 5V 10V Vcc 2.5V -7.5V擦除验证 5V 10V Vcc 3.5V -2V
读出字线电压VDDR不论在什么动作状态下都保持同一电平。VDDH在读出模式以外都将变成为10V，产生提供被选字线电平的VSW。VDDP仅仅在写入时才产生5V。VBB产生擦除时的字线电平，同时，在擦除验证时还产生-2V。
以下的表3示出了各个动作状态中的被选块内的被选/非被选字线和位线的偏置关系和非被选块的上述那些线的偏置关系。
表3
其次，对上述图4到90所示的那样的构成的非易失性半导体存储器中的地址分配进行说明。
图91A、91B、92A、92B、92C、93A、93B、94A、94B、94C、95A、95B、96A、96B、96C、97A、97B、98A、98B和98C，分别示出了根据本发明的实施方案的非易失性半导体存储器中的第1到第8地址分配例。
图91A和91B所示的第1地址分配例，以512K位(512×1024)的4个块的构成为前提。各个块都借助于位线BL(4n)到BL(4n+3)被分组为每组8个字的4组(32个字)。另外每一个页page0到page4095都用8个字构成。
如图91A所示，用字线WL0选择页page0、page1024、page2048、page3069，用字线WL1选择页page1、page1025、page2049、page3070。此外，用字线WL2选择页page2、page1026、page2050、page3071。同样也用字线WL3到WL1022进行页的选择，用字线WL1023选择页page1023、page2047、page3068、page4095。
另一方面，用位线BL(4n)选择页page0、page1、page2、…、page1023，用位线BL(4n+1)选择页page1024、page1025、page1026、…、page2047。此外，用位线BL(4n+2)选择页page2048、page2049、page2050、…、page3068，用位线BL(4n+3)选择页page3069、page3070、page3071、…、page4095。
然后，如图91B所示，把页内列地址CA0、CA1、CA2分配给低位地址A0、A1、A2，把行地址RA0到RA9分配给地址A3到A12，把页列地址CA3、CA4分配给地址A13、A14，把块地址BA0、BA1分配给高位地址A15、A16。
借助于此，就可以用块地址BA0、BA1选择512K位(512×1024)的4个块中的1个。此外，采用用页列地址CA3、CA4选择4组的中的1组，用行地址RA0到RA9选择字线WL0到WL1023中的1条的办法，就可以选择1个页。该被选中的页中的8个字可以用页内列地址CA0、CA1、CA2进行选择。
图92A、92B和92C所示的第2地址分配例，示出了具有引导块的情况。该例也是以512K位(512×1024)的4个块的构成为前提，各个块都借助于位线BL(4n)到BL(4n+3)被分组为每组8个字的4组(32个字)。另外每一个页page0到page4095都用8个字构成。
如图92A所示，是图91A的1/8的构成，用字线WL0选择页page0、page128、page256、page384，用字线WL1选择页page1、page129、page257、page385。此外，用字线WL2选择页page2、page130、page258、page386。同样也用字线WL3到WL126进行页的选择，用字线WL127选择页page127、page255、page383、page511。
此外，用位线BL(4n)选择页page0、page1、page2、…、page127，用位线BL(4n+1)选择页page128、page129、page130、…、page255。此外，用位线BL(4n+2)选择页page256、page257、page258、…、page383，用位线BL(4n+3)选择页page384、page385、page386、…、page511。
然后，如图92B所示，把页内列地址CA0、CA1、CA2分配给低位地址A0、A1、A2，把行地址RA0到RA6分配给地址A3到A9，把页列地址CA3、CA4分配给地址A10、A11，行地址RA7、RA8、RA9分配给地址A12、A13、A14，把块地址BA0、BA1分配给高位地址A15、A16。
在该情况下，可以采用用页列地址CA3、CA4选择4组的组中的任意一组，用行地址RA0到RA6选择字线WL0到WL127中的1条的办法选择1页。结果就变成为该被选中的页中的8个字，可以用页内列地址CA0、CA1、CA2进行选择。
图92C是把8个上述图92A所示的构成组合起来的例子。512K位的4个块之一，如图92B所示，用块地址BA0、BA1进行选择，上述8个集合之一则用行地址RA7、RA8、RA9选择。
图93A和93B所示的第3地址分配例，以512K位(512×1024)的4个块的构成为前提，各个块借助于位线BL(8n)到BL(8n+7)每一组4个字地分组成8组(32个字)。此外，每一个页page0到page8191都用4个字构成。
如图93A所示，用字线WL0选择页page0、page102、…、page7168，用字线WL1选择页page1、page1025、…、page7169。此外，用字线WL2选择页page2、page1026、…、page7170。同样也用字线WL3到WL1022进行页的选择，用字线WL1023选择页page1023、page2047、…、page8191。
另一方面，用位线BL(8n)选择页page0、page1、page2、…、page1023，用位线BL(8n+1)选择页page1024、page1025、page1026、…、page2047。此外，位线BL(8n+2)到BL(8n+6)也同样，变成为用位线BL(8n+7)选择页page7168、page7169、page7170、…、page8181。
然后，如图93B所示，把页内列地址CA0、CA1、CA2分配给低位地址A0、A1、A2，把行地址RA0到RA9分配给地址A3到A12，把页列地址CA3、CA4分配给地址A13、A14，把块地址BA0、BA1分配给高位地址A15、A16。
借助于此，就可以用块地址BA0、BA1选择512K位(512×1024)的4个块之一。此外，采用用页列地址CA3、CA4选择8组的中的2组，用行地址RA0到RA9选择字线WL0到WL1023中的1条的办法，就可以选择连续的2个页。该被选中的2页中的8个字可以用页内列地址CA0、CA1、CA2进行选择。
图94A、94B和94C所示的第4地址分配例，示出的是具有引导块的情况。在本例中也以512K位(512×1024)的4个块的构成为前提，各个块借助于位线BL(8n)到BL(8n+7)每一组4个字地分组成8组(32个字)。此外，每一个页page0到page8191都用4个字构成。
如图94A所示，是图93A的1/8的构成，用字线WL0选择页page0、page128、…、page896，用字线WL1选择页page1、page129、…、page897。此外，用字线WL2选择页page2、page130、…、page898。同样也用字线WL3到WL126进行页的选择，用字线WL127选择页page127、page255、…、page1023。
此外，用位线BL(8n)选择页page0、page1、page2、…、page127，用位线BL(8n+1)选择页page128、page129、page130、…、page255。此外，位线BL(8n+2)到BL(8n+6)也是同样的，用位线BL(8n+7)选择页page896、page897、page898、…、page1023。
然后，如图94B所示，把页内列地址CA0、CA1、CA2分配给低位地址A0、A1、A2，把行地址RA0到RA6分配给地址A3到A9，把页列地址CA3、CA4分配给地址A10、A11，把行地址RA7、RA8、RA9分配给地址A12、A13、A14，把块地址BA0、BA1分配给高位地址A15、A16。
在该情况下，采用用页列地址CA3、CA4选择8组的中的2组，用行地址RA0到RA6选择字线WL0到WL127中的1条的办法，就可以选择连续的2个页。结果变成为该被选中的2页中的8个字可以用页内列地址CA0、CA1、CA2进行选择。
图94C是把8个上述图94A所示的构成组合起来的例子。如图94B所示，512K位(512×1024)的4个块之一，用块地址BA0、BA1进行选择，上述8个集合之一则用行地址RA7、RA8、RA9选择。
图95A和95B所示的第5地址分配例，以512K位(512×1024)的4个块的构成为前提，各个块借助于位线BL(8n)到BL(8n+7)每一组8个字地分组成8组(64个字)。此外，每一个页page0到page4095都用8个字构成。
如图95A所示，用字线WL0选择页page0、page512、…、page3584，用字线WL1选择页page1、page513、…、page3585。此外，用字线WL2选择页page2、page514、…、page3586。同样也用字线WL3到WL510进行页的选择，用字线WL511选择页page511、page1023、…、page4095。
另一方面，用位线BL(8n)选择页page0、page1、page2、…、page511，用位线BL(8n+1)选择页page512、page513、page514、…、page1023。此外，位线BL(8n+2)到BL(8n+6)也同样，变成为用位线BL(8n+7)选择页page3584、page3585、page3586、…、page4095。
然后，如图95B所示，把页内列地址CA0、CA1、CA2分配给低位地址A0、A1、A2，把行地址RA0到RA8分配给地址A3到A11，把页列地址CA3、CA4、CA5分配给地址A12、A13、A14，把块地址BA0、BA1分配给高位地址A15、A16。
借助于此，就可以用块地址BA0、BA1选择512K位(1024×512)的4个块之一。此外，采用用页列地址CA3、CA4、CA5选择8组的中的1组，用行地址RA0到RA9选择字线WL0到WL511中的1条的办法，就可以选择1页。该被选中的页中的8个字可以用页内列地址CA0、CA1、CA2进行选择。
图96A、96B和96C所示的第6地址分配例，示出了具有引导块的情况。该例也是以512K位(1024×512)的4个块的构成为前提。各个块都借助于位线BL(8n)到BL(8n+7)被分组为每组8个字的8组(64个字)。另外每一个页page0到page4095都用8个字构成。
如图96A所示，是图95A的1/8的构成，用字线WL0选择页page0、page64、…、page448，用字线WL1选择页page1、page65、…、page449。此外，用字线WL2选择页page2、page66、…、page450。同样也用字线WL3到WL62进行页的选择，用字线WL63选择页page63、page127、…、page511。
此外，用位线BL(8n)选择页page0、page1、page2、…、page63，用位线BL(8n+1)选择页page64、page65、page66、…、page127。此外，位线BL(8n+2)到BL(8n+6)也是同样的，变成为用位线BL(8n+7)选择页page448、page449、page450、…、page511。
然后，如图96B所示，把页内列地址CA0、CA1、CA2分配给低位地址A0、A1、A2，把行地址RA0到RA5分配给地址A3到A8，把页列地址CA3、CA4、CA5分配给地址A9、A10、A11，把行地址RA7、RA8、RA9分配给地址A12、A13、A14，把块地址BA0、BA1分配给高位地址A15、A16。
在该情况下，采用用页列地址CA3、CA4、CA5选择8组的中的1组，用行地址RA0到RA5选择字线WL0到WL511中的1条的办法，就可以选择1个页。结果变成为该被选中的页中的8个字可以用页内列地址CA0、CA1、CA2进行选择。
图96C是把8个上述图96A所示的构成组合起来的例子。如图96B所示，512K位(512×1024)的4个块之一，用块地址BA0、BA1进行选择，上述8个集合之一则用行地址RA7、RA8、RA9选择。
图97A和97B所示的第7地址分配例，以512K位(1024×512)的4个块的构成为前提，各个块借助于位线BL(16n)到BL(16n+15)每一组4个字地分组成16组(64个字)。此外，每一个页page0到page8191都用4个字构成。
如图97A所示，用字线WL0选择页page0、page512、…、page7680，用字线WL1选择页page1、page513、…、page7681。此外，用字线WL2选择页page2、page514、…、page7682。同样也用字线WL3到WL510进行页的选择，用字线WL511选择页page511、page1023、…、page8191。
另一方面，用位线BL(16n)选择页page0、page1、page2、…、page511，用位线BL(16n+1)选择页page512、page513、page514、…、page1023。此外，位线BL(16n+2)到BL(16n+14)也同样，变成为用位线BL(16n+15)选择页page7680、page7681、page7682、…、page8191。
然后，如图97B所示，把页内列地址CA0、CA1分配给低位地址A0、A1，把行地址RA0到RA8分配给地址A2到A10，把页列地址CA2到CA5分配给地址A11到A14，把块地址BA0、BA1分配给高位地址A15、A16。
借助于此，就可以用块地址BA0、BA1选择512K位(1024×512)的4个块之一。此外，采用用页列地址CA2到CA5选择16组的中的1组，用行地址RA0到RA8选择字线WL0到WL511中的1条的办法，就可以选择1页。该被选中的页中的4个字可以用页内列地址CA0、CA1进行选择。
图98A、98B和98C所示的第8地址分配例，示出了具有引导块的情况。该例也是以512K位(1024×512)的4个块的构成为前提。各个块都借助于位线BL(16n)到BL(16n+15)被分组为每组4个字的16组(64个字)。另外每一个页page0到page8191都用4个字构成。
如图98A所示，是图97A的1/8的构成，用字线WL0选择页page0、page64、…、page960，用字线WL1选择页page1、page65、…、page961。此外，用字线WL2选择页page2、page66、…、page962。同样也用字线WL3到WL62进行页的选择，用字线WL63选择页page63、page127、…、page1023。
此外，用位线BL(16n)选择页page0、page1、page2、…、page63，用位线BL(16n+1)选择页page64、page65、page66、…、page127。此外，位线BL(16n+2)到BL(16n+14)也是同样的，变成为用位线BL(16n+15)选择页page960、page961、page962、…、page1023。
然后，如图98B所示，把页内列地址CA0、CA1分配给低位地址A0、A1，把行地址RA0到RA5分配给地址A2到A7，把页列地址CA2到CA5分配给地址A8到A11，把行地址RA7、RA8、RA9分配给地址A12、A13、A14，把块地址BA0、BA1分配给高位地址A15、A16。
在该情况下，采用用页列地址CA2到CA5选择16组的中的1组，用行地址RA0到RA5选择字线WL0到WL511中的1条的办法，就可以选择1个页。结果变成为该被选中的页中的4个字可以用页内列地址CA0、CA1进行选择。
图98C是把16个上述图98A所示的构成组合起来的例子。如图98B所示，512K位(1024×512)的4个块之一，用块地址BA0、BA1进行选择，上述16个集合之一则用行地址RA7、RA8、RA9选择。
如上所述，在图91、93、95和97所示的例子中，把页内列地址分配给低位地址，行地址分配给中位地址，把页列地址分配给其高位，把块地址分配给最高位。
此外，在图92A到92C、94A到94C、96A到96C和98A到98C所示的例子中，把页内列地址分配给低位地址，把低位行地址分配给中位，把页列地址分配给其高位，高位行地址分配给其高位，把块地址分配给最高位。
后者，在含有8K字节(Byte)的引导块的闪速存储器的情况下是有效的。
其次，计算在已经说过的例子(在1条字线上连接有32个字的单元，10年间连续不断地读出连续128个字的情况下)中的读出干扰时间。在页大小为8个字的情况下(例如图91A和91B)128个字分配给16条字线。由于可以在1个字的读出时间内读出8个字，故对读出8个字的时间的字线应力时间就变成为1/8，此外，由于字线条数将减少到16/128，故选择1条字线的时间增加到8倍。其结果是字线的应力时间(读出干扰时间)可以作成为与没有页模式功能的情况下完全相同。当然，在其它的例子中也是同样的而不限于图91A和91B的例子。
因此，可以提供把具备页读出功能的非易失性半导体存储器的读出干扰时间的增加抑制到现有技术类似的水平，确保与现有技术同等的可靠性的非易失性半导体存储器。
如上所述，倘采用本发明的一个侧面，则可以得到具备页读出功能，同时，可以把读出干扰时间作成为与不具备页读出功能的非易失性半导体存储器同等的非易失性半导体存储器。
对于那些本专业的熟练的技术人员来说还存在着另外一些优点和变形。因此，本发明就其更为广阔的形态来说并不限于上述附图和说明。此外，就如所附权利要求及其等效要求所限定的那样，还可以有许多变形而不偏离总的发明的宗旨。