具有双浮置闸极存储晶胞的集成电路及其制造方法 (1)技术领域
本发明有关一种半导体元件的制程，特别是有关一种具有双浮置闸极的存储晶胞的集成电路及其制造方法。
(2)背景技术
众所周知，非挥发性存储晶胞，例如快闪存储晶胞，可利用数个浮置闸极以储存数个位元数据。这样的存储晶胞通常包括两个浮置闸极以储存两个位元数据，而每一个位元的数据可以个别被储存(程序)与读取。美国专利第5,929,480号，描述一种非挥发性半导体存储元件，其中所述元件具有第一与第二浮置闸极。然而，由于一些已知的双储存存储晶胞结构的复杂性，造成所述的存储晶胞不容易被微小化，使得其商品化产生障碍。另外，这些传统的双储存存储晶胞的制造方法是复杂与昂贵的。因此，我们需要一个具有更佳微小化的双储存存储晶胞，并且可能利用已存在的互补金属氧化物半导体(CMOS)制造技术来降低制造成本。
(3)发明内容
本发明的目的是提供一种具有更佳地微小化的自行对准双浮置闸极存储晶胞及其制造方法，可采用互补金属氧化物半导体(CMOS)制造技术来降低制造成本。
根据本发明一方面提供一种集成电路，它包括：一第一双浮置闸极存储晶胞，所述晶胞具有与一第二浮置闸极隔绝的一第一浮置闸极，以储存至少一个位元的数据，一第二双浮置闸极存储晶胞，所述晶胞具有与一第四浮置闸极隔绝的一第三浮置闸极，以储存至少一个位元的数据，其中第一双浮置闸极存储晶胞与第二双浮置闸极存储晶胞共同分享一个控制闸极，而其中第一双浮置闸极存储晶胞的第二浮置闸极与第二双浮置闸极存储晶胞的第三浮置闸极共同分享一个氧化层，并且，其中氧化层从控制闸极中电性隔绝第二与第三浮置闸极。
其中所述第一、第二、第三与第四浮置闸极的垂直高度大于或等于水平宽度。
本发明的集成电路还包括一第一隔绝氧化层以从第二浮置闸极中隔离第一浮置闸极。
本发明另外提供一种制造半导体元件的方法，它包括； 形成一底材，沉积介电层于底材之上，接着，沉积第一多晶硅层于介电层之上，然后，沉积氮化层于第一多晶硅层之上，之后，形成数个复合结构，每一个结构具有第一多晶硅层与氮化层的区域，接着，于数个复合结构之间的底材中形成数个扩散区域，然后，形成隔绝氧化层于数个复合结构之间，之后，去除氮化层区域，接着，形成数个间硅壁于第一多晶硅层之上并紧邻隔绝氧化层的侧壁，然后，以数个间硅壁作为蚀刻罩幕，进行蚀刻第一多晶硅层，之后，去除数个间硅壁，接着，形成闸间介电层于所述已蚀刻的第一多晶硅层上面，最后，形成第二多晶硅层于闸间介电层之上。
其中所述的形成数个间硅壁的步骤，包括形成数个氧化层间硅壁。
形成一数个氧化层间硅壁的步骤，包括形成数个多晶硅层间硅壁。
本发明进一步提供一种制造半导体元件的方法，它包括；形成一底材，沉积介电层于底材之上，接着，沉积第一多晶硅层于介电层之上，然后，沉积氮化层于第一多晶硅层之上，之后，蚀刻氮化层与第一多晶硅层以形成数个复合结构，每一个结构具有第一多晶硅层与氮化层的区域，接着，利用高密度等离子体(HDP)沉积方式沉积隔绝氧化层于数个复合结构之上，然后，去除氮化层区域，接着，形成数个间硅壁于第一多晶硅层之上，然后，以数个间硅壁作为蚀刻罩幕，以进行蚀刻第一多晶硅层，之后，去除数个间硅壁，接着，形成闸间介电层于所述已蚀刻的第一多晶硅层上面，最后，形成第二多晶硅层于闸间介电层之上。
为进一步说明本发明的上目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)附图说明
图1是本发明的集成电路截面图。
图2~图9是本发明的集成电路制造方法的截面图。
(5)具体实施方式
本发明提供一具有自行对准双浮置闸极存储晶胞的集成电路与其制造方法。本发明中每一自行对准双浮置闸极存储晶胞能够储存至少两位元的数据，并且每一个在存储晶胞中的位元数据是程序(programmed)与读取分离开的。图1为与本发明的集成电路截面图。如图1所示，一集成电路10包括一底材12，所述底材例如是硅，而扩散区域18，20与22形成于其中。所述的扩散区域18，20与22可以为n-型或p-型区域。介电层24形成于底材12之上，其中介电层24例如是由：二氧化硅、氮化硅或者是氮氧化硅所形成。介电层24有时又称为隧穿氧化层(tunnel oxide)。所述集成电路10还包括一第一自行对准双浮置闸极存储晶胞14与一本发明的第二自行对准双浮置闸极存储晶胞16。所述集成电路10额外可包括其它自行对准双浮置闸极存储晶胞，而非仅仅如图1所示。
所述第一自行对准双浮置闸极存储晶胞14包括一第一浮置闸极30以储存一位元的数据，而第二浮置闸极32储存第二个位元数据。所述浮置闸极30与32是沉积在介电层24之上。所述第一存储晶胞14还包括一控制闸极48，所述控制闸极借助第一闸间介电层42与第二浮置闸极32电性隔离，并且借助第二闸间介电层44与第一浮置闸极30电性隔离。所述第一闸间介电层42与第一浮置闸极30的上方与一边相邻，第二闸间介电层44与第二浮置闸极32的上方与一边相邻。所述第一存储晶胞14还包括源极/汲极区域18、20。此外，闸间介电层40、42、44与46是由相同的物质所组成并且于制造程序上是同时形成的。另外，闸间介电层40、42、44与46可以是连续的介电层。
所述第二自行对准双浮置闸极存储晶胞16包括第一浮置闸极34与第二浮置闸极36，它们是藉由介电层24与底材12隔绝。所述第二存储晶胞16与第一存储晶胞14共同分享相同的控制闸极48。所述控制闸极48借助第二闸间介电层44与第一浮置闸极34电性隔离，并且借助第三闸间介电层46与第二浮置闸极36电性隔离。所述第二闸间介电层44与第一浮置闸极34的上方与一边相邻，而第三闸间介电层46与第二浮置闸极36的上方与一边相邻。此外，第一存储晶胞14的第二浮置闸极32与第二存储晶胞16的第一浮置闸极34共同分享相同的闸间介电层44。所述第二存储晶胞16还包括源极/汲极区域20、22，并且通道区域(未标号)沉积于两者之间。每一个浮置闸极34、36可以储存至少一个位元数据。浮置闸极26与38代表其它自行对准双浮置闸极存储晶胞的部分。
浮置闸极28与30、32与34、36与38是藉由隔离氧化层50彼此作电性隔绝。此外，每一个浮置闸极28、30、32、34、36与38都具有一水平宽度a与垂直高度b。闸极的闸极耦合率(gate coupling ratio：GCR)表示集成电路的微小化能力，而GCR越大代表集成电路的微小化能力越高。所述的GCR大约近似于(a+b)/(2a+b)。因此，GCR可以藉由降低宽度a的大小来增加。在本实施例中，浮置闸极的高度是大于或等于其宽度的，也就是b≥a。
在实施上，本发明的自行对准双浮置闸极存储晶胞可以由通道中热电子注入来程序。例如图1所示的存储晶胞14可以首先程序化第一位元来程序，例如浮置闸极30；而第二位元也一样，例如浮置闸极32。为了程序第一位元，一个高电压(例如8伏特)必须提供给控制闸极48，而源极/汲极区域18接地。其它源极/汲极区域20提供一个比控制闸极更低的电压(例如4伏特)。为了程序第二位元，一个高电压(例如8+△Vt伏特)必须提供给控制闸极48，而源极/汲极区域20接地。其它源极/汲极区域18提供一个比控制闸极更低的电压(例如4伏特)。
此外，本发明的存储晶胞可以由通道抹除(erase)或注入一群热空穴来抹除。例如通道抹除存储晶胞14必须提供给源极/汲极区域18与20一个高电压(例如8伏特)。底材12也必须提供相同的高电压，而控制闸极则提供一高的负电压(例如-8伏特)。所述的电子是通过源极/汲极区域18与20间的通道来进行抹除。当然存储晶胞14也可以由注入一群热空穴来抹除。在实施上，底材12是接地的，源极/汲极区域18与20提供4伏特的电压，而控制闸极则提供一-8伏特的电压。
最后，存储晶胞14的第一位元可以通过外加3伏特电压到控制闸极48、1.5伏特电压到源极/汲极区域18与接地源极/汲极区域20来读取。相反地，存储晶胞14的第二位元可以通过外加3伏特电压到控制闸极48、1.5伏特电压到源极/汲极区域20与接地源极/汲极区域18来读取。
图2~图7为本发明的具有自行对准浮置闸极存储晶胞集成电路制造方法的截面图。请参考图2，在传统的CMOS制造程序中通常首先形成底材12，接着，形成浅沟渠绝缘(未图示)，并形成p-井与n-井(未图示)。然后，形成介电层24于底材12之上。第一多晶硅层26沉积在介电层24之上。之后，氮化层52沉积在第一多晶硅层26之上。将所述包括第一多晶硅层26与氮化层52的结构经由微影制程，并蚀刻所述的结构以形成具有第一多晶硅层26与氮化层52区域的数个复合结构。然后，去除罩幕。以所述的复合结构作为罩幕，将掺杂元素植入所述底材12的暴露区域以形成掺杂物扩散区域18。所述的扩散区域18之后成为存储晶胞的源极/汲极区域。接着，进行一氧化退火的步骤，以使得扩散区域18更深植入底材12的中，并得以电性活化。
请参考图3，执行高密度等离子体(HDP)氧化沉积于整个集成电路结构之上，以形成氧化层50。所述HDP沉积制程能够填满复合结构之间的区域，使得复合结构间得到适当的隔绝。此外，由于HDP沉积制程中沉积与蚀刻都是不分区域一起进行的(inherent simultaneous)，所以氧化层50的表面上会形成数个尖峰或凸块。请参考图4，所述尖峰可以利用化学机械研磨(CMP)的技术来去除，氮化层52区域作为研磨截止层。
请参考图5，CMP完成之后，接着，去除氮化层52的区域。然后，利用化学气相沉积(CVD)的方法沉积氧化层于整个集成电路结构之上。进行一蚀刻氧化层间硅壁的制程以形成数个氧化层间硅壁56。所述氧化层间硅壁56是形成于第一多晶硅层26区域之上，并且与隔离氧化层50的侧壁相邻。如图6所示，利用氧化层间硅壁56作为罩幕，进行蚀刻所述第一多晶硅层26的区域，以形成另外的第一多晶硅层26区域。在蚀刻第一多晶硅层26的区域完成后，自行对准双浮置闸极即形成。
请参考图7，接着，利用一CMP方法去除所述氧化层间硅壁56与部分的隔离氧化层50。然后，形成一闸间介电层46于浮置闸极26与隔离氧化层50之上。之后，第二多晶硅层48沉积于闸间介电层46之上以形成控制闸极。如传统的CMOS制造步骤一样，形成硅化闸极层或金属58与接触点(未图示)。
在本发明另一个实施例中，制造程序仍然与图2到图4所示的一样。请参考图8，在氮化层52区域去除之后，进行沉积多晶硅的步骤，它是以CVD的方法来执行，结果形成多晶硅层56’。接着，进行蚀刻多晶硅层间硅壁以形成数个多晶硅间硅壁56’于第一多晶硅层26区域之上，并且与隔离氧化层50的侧壁相邻。如图9所示，利用氧化层间硅壁56’作为罩幕，进行蚀刻所述第一多晶硅层26的区域，以形成另外的第一多晶硅层26区域。在蚀刻第一多晶硅层26的区域完成后，浮置闸极即形成。多晶硅间硅壁56’也在第一多晶硅层26的蚀刻进行期间一并去除。本实施例剩下的步骤与所述的图7所描述的相同。
当然，本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。