降低浅沟渠隔离侧壁氧化层应力的方法 发明领域：
本发明是关于一种降低浅沟渠隔离侧壁氧化层应力的方法，特别是一种有关于通过退火与再氧化以降低浅沟渠隔离侧壁氧化层应力的方法。
发明背景：
当集成电路集成度不断地增加，半导体元件中主动区之间的隔离区的尺寸必须不断地缩小。传统用于隔离主动区的区域氧化法(LOCOS)是以热氧化法形成场氧化层，而半导体元件中主动区之间有效的隔离长度则受限于以热氧化法形成的场氧化层，因此以热氧化法形成之场氧化层隔离区的隔离效果逐渐不满足所需。此外，传统的区域氧化法尚有源自于其制作过程本身的缺点，举例来说，硅底材上扩散层掩模(Diffusion layer mask)之下主动区边缘的氧化造成场氧化层边缘具有一鸟嘴(Bird’s beak)的形状。
为了避免上述区域氧化法的缺点，一种利用沟渠的隔离技术被发展出来。大致上沟渠隔离的制作过程步骤包含蚀刻硅底材以形成一沟渠，以化学气相沉积法(CVD)沉积一氧化层以填满该沟渠，及以化学机械研磨法(CMP)平坦化该氧化层表面，再将主动区上方的氧化层移去。
根据上述的技术，硅底材被蚀刻至一预定的深度，并提供良好隔离效果。此外，场氧化层是以化学气相沈积法沉积，意味着相对于以热氧化法形成的场氧化层，在后续微影制作过程中定义出的隔离区结构可维持一贯性。上述用于隔离元件地技术也就是著名的浅沟渠隔离(Shallow Trench Isolation)制作过程。
尽管如此，传统的浅沟渠隔离制作过程仍然有几项缺点。图1A显示在一传统的浅沟渠隔离的剖面图。图1A中显示一硅底材100、一二氧化硅层102与一氮化硅层104。一壁氧化层106以传统的氧化制作过程形成于沟渠内，此氧化制作过程通常为炉管干式或湿式氧化法。此侧壁氧化层106是用于消除蚀刻所造成的损伤及在后续于沟渠内以化学气相沉积法填入二氧化硅时降低应力。但此侧壁氧化层106本身在形成时即具有大应力。这是因为用来形成侧壁氧化层106的传统氧化制作过程，特别是湿式氧化法，总是形成大应力的氧化层。侧壁氧化层106的应力将使邻近的主动区域(Active Region)产生缺陷(Defect)。而这些缺陷会导致漏电流并降低邻近元件的可靠度。此外，为了形成侧壁氧化层106，传统的氧化制作过程总是需耗费数小时之久。因此传统的氧化制作过程将逐渐无法满足现代半导体制作过程的要求。
有鉴于上述传统制作过程的缺点，因此有必要发展出一种新颖进步的制作过程以克服传统制作过程的缺点，而本发明正能符合这样的需求。
【发明内容】
本发明之一目的为提供一种降低浅沟渠隔离侧壁氧化层应力的方法。
本发明之另一目的为提供一种可确保主动区域电性之浅沟渠隔离制作过程。
本发明之又一目的为提供一种可靠的浅沟渠隔离制作过程，此制作过程可以确保元件主动区域之间的隔离品质。
为了达成上述目的，本发明利用一种降低浅沟渠隔离侧壁氧化层应力的方法，此方法至少包含下列步骤：提供一底材，该底材具有一第一介电层于其上及一第二介电层覆盖该第一介电层；形成一沟渠进入该底材；形成一侧壁氧化层于该沟渠的侧壁与底部；及执行一ISSG制作过程以退火该侧壁氧化层，该ISSG制作过程至少包含引入氢氧根。
【附图说明】
为了能让本发明上述的其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
图1显示一传统的浅沟渠隔离之剖面图；
图2A显示两介电层依序形成于一底材上；
图2B显示形成一沟渠进入图2A中所示的结构与共形生成一介电层于其上并填满该沟渠的结果；及
图3显示一制作过程是统。
【具体实施方式】
在此必须说明的是以下描述的制作过程步骤及结构并不包含完整的制作过程。本发明可以通过各种集成电路制作过程技术来实施，在此仅提及了解本发明所需的制作过程技术。以下将根据本发明的附图做详细的说明，请注意图示均为简单的形式且未依照比例描绘，而尺寸均被夸大以利于了解本发明。
参考图2A所示，显示介电层202与204依序形成于一底材200上。此底材200至少包含一具有<100>晶格方向的硅底材，但不限于具有<100>晶格方向的硅底材。底材200亦可包含一绝缘层上有硅(Silicon On Insulator)底材。介电层202至少包含一以热氧化法形成的二氧化硅层或硅氧化氮层，但不限于以热氧化法形成的二氧化硅层。介电层202的厚度约为100埃至约200埃之间，而以约200埃较佳。介电层204至少包含一氮化硅层，此氮化硅层可以传统的方法形成，例如化学气相沉积法，其他符合本发明精神的的材料亦不应被排除。介电层204的厚度为约100埃至约2000埃之间。
参考图2B所示，一沟渠(Trench)经蚀刻介电层204、介电层202与底材200而形成，而一介电层206共形生成于此沟渠上。此沟渠的深度取决于此浅沟渠隔离所隔离的元件为何种元件，举例来说，对于快闪存储器(FlashMemory)而言，此沟渠的深度为约2500埃至约4500埃，而对于逻辑元件如金属氧化物半导体(MOS)电晶体而言，此沟渠的深度约为2000埃至4000埃。此沟渠是以非等向性蚀刻例如反应性离子蚀刻形成较佳，但其他传统的蚀刻法亦可使用。介电层206至少包含一传统干式或湿式氧化法形成之一二氧化硅层。介电层206的厚度约为100埃至约500埃之间。为了要降低介电层206的应力，本发明执行一ISSG制作过程以退火与再氧化介电层206。此ISSG制作过程虽可于一传统的设备中进行，但仍以一快速热制作过程(Rapid ThermalProcessing Chamber)室较佳，尤其是一单晶圆制作过程室(Single WaferChamber)。半导体业界有许多种设备可用来进行ISSG制作过程。图3显示一Centura5000制作过程平台是统300，此制作过程平台是统是由美商应用材料(Applied Materials Corporation)生产销售。一快速热制作过程室320拴挂(Bolted)至一真空转移室(Vacuum Transfer Chamber)310。另外尚有一制作过程室(Process Chamber)322、一冷却室(Cool Down Chamber)330与真空晶舟隔离室(Vacuum Cassette Loadlock)340及342拴挂至真空转移室310。介电层206是于一至少包含氧(Oxygen)与氢氧根(Hydroxyl)的环境(Atmosphere)中于约700℃至约1200℃之间退火与再氧化。氧的流量为约1sccm(标准立方厘米/分钟)(Standard Cubic Centimeter per Minute)至约30sccm，氢气之流量为约0.1sccm至约15sccm。反应的温度以约1050℃较佳。此ISSG制作过程的反应时间为约1分钟至约10分钟。本发明的反应亦可以将氧的引入省略，如此可避免介电层206的再氧化。
本发明利用氧与氢氧根进行一ISSG制作过程以再氧化传统浅沟渠隔离侧壁氧化层。此ISSG制作过程可使降低侧壁氧化层的应力与侵蚀的问题。因此主动区域的电性与主动区域之间的隔离品质可以确保。
上述有关发明的详细说明仅为范例并非限制。其他不脱离本发明的精神的等效改变或修饰均应包含在的本发明的专利范围之内。