差动放大电路以及液晶显示装置驱动用半导体集成电路 技术领域 本发明涉及放大差动输入信号并输出的差动放大电路及液晶显示装置驱动用半导体集成电路。
背景技术 以往的差动放大电路一般采用晶体管的差动对来实现，而由于构成差动对的MOS晶体管的栅极·源极电压Vgs的影响，存在差动输入信号的共模(common mode)电压的动态范围受到限制的问题。
作为解决上述问题的方法，在美国专利公报USP4,554,515以及日本专利特公平4-76246号公报中，揭示了下述方法，即对导电型不同的2组差动对的输出进行电流相加，由此扩大差动输入信号的共模电压的动态范围。然而，该方法存在下述1)～3)的问题。
1)根据差动输入信号的共模电压的大小，将2组差动对各自的输入换算偏差进行相加，则输出偏差变大。
2)由于2组差动对各自的输出电流的方向相反，必需要电流加法电路，由于部件个数增多，电路规模变大。
3)差动的输出电流之和随着差动输入的共模电压的工作点而变动。
另一方面，在特开平8-256026号公报中，通过将2组导电型相同、阈值不同的差动对的输出进行电流相加来扩大差动输入信号的共模电压的动态范围的方法。
图17是表示特开平8-256026号公报中所揭示的差动放大电路的电路图。图17的差动放大电路具备：由NMOS晶体管M1、M2构成的第1差动对；由NMOS晶体管M3、M4构成的第2差动对；构成向第1差动对供给电流的电流源的NMOS晶体管M31；构成向第2差动对供给电流的电流源的NMOS晶体管M32；构成与第1以及第2差动对输出端连接的有源负载的PMOS晶体管M15、M16；构成输出电路PMOS晶体管M34以及NMOS晶体管33。
然而，图17的差动放大电路由于从各个电流源向各差动对供给电流，故存在与上述3)相同的问题，即，存在差动的输出电流之和随着差动输入信号的共模电压的工作点而变化。因此，不能够获得稳定的输出，不能够充分扩大差动输入信号的共模电压的动态范围。
本发明鉴于上述问题，目的在于，提供一种能够充分扩大差动输入信号的共模电压的动态范围的差动放大电路以及采用它的液晶显示装置驱动用半导体集成电路。
发明内容 为了解决上述问题，本发明提供一种差动放大电路，它具有导电型相同的第1以及第2晶体管、向这些晶体管的栅极端供给差动输入信号的第1差动对、与所述第1以及第2晶体管导电型相同且阈值电压不同的第3以及第4晶体管、向这些晶体管的栅极端供给所述差动输入信号的第2差动对、向所述第1以及第2差动对供给偏置电流的偏置供给手段。且具有控制所述第2差动对动作与否的差动对控制手段。
在本发明中，在差动输入信号的电压电平的较大范围与较小范围中，由于使得第1以及第2差动对中的任意一个工作，比以往能够进一步扩大共模电压的动态范围。
图1是表示本发明的差动放大电路的第1实施形态的电路图。
图2表示第1以及第2差动对1、2的动作电压范围的图。
图3是表示构成差动输入信号之一的输入IN1地电压与流过第1以及第2差动对1、2的电流的关系的图。
图4是表示构成差动输入信号之一的输入IN1的电压与电平变换电路4的输出电压的关系的图。
图5是表示本实施形态的电路与以往电路的输入特性的图。
图6表示本实施形态的电路与以往电路相对于时间的输出变化。
图7是表示本发明的差动放大电路的第2实施形态的电路图。
图8是表示本发明的差动放大电路的第3实施形态的电路图。
图9是内部装有图8的差动放大电路的液晶显示装置驱动用半导体集成电路的框图。
图10本发明的差动放大电路的第4实施形态的电路图。
图11是本发明的差动放大电路的第5实施形态的电路图。
图12是本发明的差动放大电路的第6实施形态的电路图。
图13是本发明的差动放大电路的第7实施形态的电路图。
图14是表示实现第1实施形态的差动放大电路的具体的电路图。
图15是表示实现图11的差动放大电路的具体的电路图。
图16是表示实现图18的差动放大电路的具体的电路图。
图17是以往的差动放大电路的电路图。
符号说明
1第1差动对，2第2差动对，3差动对控制电路，4电平控制电路，11移位寄存器，12触发器，13负载锁存器，14电平变换器(level shifter)，15D/A变换器，16模拟缓冲器，17分压器，20差动放大电路，21偏置电路，22有源负载，23输出电路
以下，参照附图对于本发明的差动放大电路进行具体说明。
(第1实施形态)
图1是表示本发明的差动放大电路的第1实施形态的电路图。图1的差动放大电路具备：由NMOS晶体管(第1以及第2晶体管)M1、M2构成的第1差动对；由NMOS晶体管(第3以及第4晶体管)M1、M2构成的第1差动对；向第1以及第2差动对1、2供给电流的电流源(偏置供给手段)I1；切换控制是否使第2差动对2工作的差动对控制电路(差动对控制手段)3。
差动对控制电路3具有连接在来自电源I1的电流流过NMOS晶体管M3、M4的电流路径上的NMOS晶体管(第5以及第6晶体管)M5、M6；控制NMOS晶体管M5、M6的栅极电压的电平变换电路4。
将构成第1差动对的NMOS晶体管M1、M2的阈值电压设定为高于构成第2差动对2的NMOS晶体管M3、M4的阈值电压的值。例如，前者的阈值电压为0.8V左右，后者的阈值电压为-0.6V左右。例如可以通过改变注入各晶体管的沟道区域中的杂质离子掺入量来调整阈值电压。
电平变换电路4具有串联连接在电源端VDD与接地端Vss之间的串联电流源(阻抗元件)I2以及NMOS晶体管(第7晶体管)M7，将电流源I2与NMOS晶体管M7的接点上的电压供给NMOS晶体管M5、M6的栅极端。
向NMOS晶体管M1、M3供给差动输入信号的一个IN1，向NMOS晶体管M2、M4的栅极端供给差动输入信号另一个IN2。
图1的差动放大电路的特点在于，在图17所示的以往的差动放大电路的构造上附加了差动对控制电路3。以下，说明图1的差动放大电路的动作。以下，对于当第2差动对2的阈值电压＜第1差动对1的阈值电压＜NMOS晶体管M7的阈值电压的关系成立时的情况进行说明。
当构成差动输入信号的一输入IN1低于第2差动对2的阈值电压时，则第1以及第2差动对都为非工作状态。
当输入IN1大于第2差动对2的阈值电压并小于第1差动对1的阈值电压时，使得构成第2差动对2的NMOS晶体管M3、M4导通。此时，由于NMOS晶体管M7为截止，NMOS晶体管M5、M6导通，电流从电流源I1流过第2差动对2与NMOS晶体管M5、M6。又，第1差动对1没有产生相位变化而处于非工作状态，仅第2差动对2工作。
当输入IN1超过第1差动对1的阈值电压时，构成第1差动对1的NMOS晶体管M1、M2导通，第1以及第2差动对1、2都为工作状态。此时，由于阈值电压低的第2差动对2的阻抗值较小，故来自电流源I1的电流几乎都流过第2差动对。
另一方面，当输入IN1超过电平变换电路4内的NMOS晶体管M7的阈值电压时，NMOS晶体管M7导通并且NMOS晶体管M5、M6截止。由此，截断了第2差动对2的电流路径，第2差动对2为非工作状态。此时，由于第1差动对正在工作，来自电流源I1的电流仅通过第1差动对1。即，输入IN1在高于NMOS晶体管M7的阈值电压的高压范围中，图1的差动放大电路仅由第1差动对进行差动放大动作。
图2是表示第1以及第2差动对1、2的工作电压范围的图，图3是表示构成差动输入信号的一输入IN1的电压与流过第1以及第2差动对1、2的电流的关系的图。如图2所示，第2差动对2在输入IN1的电压为较低的范围(图2中的区域1)中工作，第1差动对1在输入IN1的电压较高的范围(图2中的区域2)中工作。电平变换电路4在第1以及第2差动对1、2都工作的范围(区域3)内切换NMOS晶体管M7导通、截止。在NMOS晶体管M7导通、截止的前后，流过第1以及第2差动对的电流如图3所示变化很大。由此，图1的差动放大电路的输出电压如图2的区域4所示那样在较宽的电压范围中摆动。
图4是表示构成差动输入信号的一IN1的电压与电平变换电路4的输出电压的关系的图。图4的3条曲线a、b、c表示电平变换电路4内的晶体管元件尺寸分别不同时的特性，直线d表示图1的输入输出电压的关系。如图所示，通过调整电平变换电路4内的晶体管的元件尺寸，能够可变地控制电平变换电路4的输出电压。上述元件尺寸的调整，可以对于构成电平变换电路4内的NMOS晶体管M7与电流源I1的晶体管中的至少一方进行。
又，替代图1的电平变换电路4内的电流源I2，也可以连接电阻元件等的阻抗元件。
图5是表示本发明实施形态电路与以往电路的输入输出特性的图，横轴表示输入电压、纵轴表示输出电压。图5的实线表示图1中的该实施形态的电路特性，虚线表示图17的以往电路的特性。如图所示，根据本实施形态电路，不论输入电压是低是高，相对于输入电压的变化，输出电压都产生线性变化。
图6是表示本实施形态的电路与以往电路相对于时间的输出变化的图，横轴表示时间、纵轴表示输出电压。图6的实线表示图1的本实施形态的电路的特性、虚线表示图17的以往电路的特性。如图所示，根据本实施形态的电路，当输入电压发生变化时，输出电压紧跟着发生变化并且输出电压最大摆动到电源电压附近。
如此，本实施形态的差动放大电路由于在输入IN1的电压较低时仅使第2差动对2工作、在输入IN1的电压较高时仅使第1差动对1工作，故无论输入IN1是高还是低时，一差动对的工作不会妨碍另一差动对的工作。由此，能够扩大差动输入信号的共模电压的动态范围。又，由于第1以及第2差动对1、2共用一个电流源I1，不会受到电流源I1特性偏差的影响，并且能够简化电路结构。
(第2实施形态)
第2实施形态的特点在于，具有与第1实施形态不同构造的差动对控制电路3。
图7是表示本发明的差动放大电路的第2实施形态的电路图。在图7中，对于与图1相同的构造部分，采用同一符号，以下以不同之处为中心进行说明。
图7的差动放大电路具有与图1构造不同的差动对控制电路3a。图7的差动对控制电路3a具有连接在构成第2差动对2的NMOS晶体管M3、M4的源极端与电流源I1之间的NMOS晶体管M8。向该NMOS晶体管M8的栅极端，供给电平变换电路4a内的电流源I1与NMOS晶体管M7的连接点上的电压。
当输入电压在大于第2差动对2的阈值电压且小于第1差动对1的阈值电压时，NMOS晶体管M8截止，来自电流源I1的电流仅流过第2差动对2。
当输入电压大于电平变换电路4a内的NMOS晶体管M7的阈值电压时，NMOS晶体管M8截止且截断第2差动对2的电流路径。
又，图3的差动放大电路内的电平变换电路4a具有连接在NMOS晶体管M7的源极端与接地端之间的电流源I3，这一点与图1的电平变换电路4不同。通过设置该电流源I3，能够容易地调整NMOS晶体管M8的栅极电压。然而，也可以省略该电流源I3。
如此，第2实施形态也与第1实施形态相同地，能够扩大差动输入信号的共模电压的动态范围，而且第1以及第2差动对1、2能够共用一个电流源I1。
(第3实施形态)
第3实施形态的特点在于，由外部信号控制差动对控制电路内的NMOS晶体管的导通、截止。
图8是表示本发明的差动放大电路的第3实施形态的电路图。在图8中，对于与图1通用的结构部分采用相同的符号，以下以不同之处为中心进行说明。
图8的差动放大电路具有与图1不同构造的差动对控制电路3b。图8的差动对控制电路3b并不具备图1所示的电平变换电路4，取而代之由外部信号控制NMOS晶体管M5、M6的导通、截止。
将外部信号供给到NMOS晶体管M5、M6的栅极端。当外部信号的电压大于NMOS晶体管M5、M6的阈值电压时，NMOS晶体管M5、M6导通，当外部信号的电压小于晶体管M5、M6的阈值电压时，NMOS晶体管M5、M6截止。
NMOS晶体管M5、M6导通时，构成差动输入信号的一输入IN1在第2差动对2的阈值电压以上时，第2差动对工作，来自电流源I1的电流流过第2差动对2。又，在第2差动对2工作中，当外部信号的电压小于NMOS晶体管M5、M6的阈值电压时，NMOS晶体管M5、M6截止，第2差动对2为非工作状态。
如此，第3实施形态中，由于由外部信号切换控制是否使得第2差动对动作，故不需要如第1以及第2实施形态那样设置电平变换电路4，能够简化电路构造。
然而，作为分开的信号从外部输入图8的外部信号与差动输入信号，而最好使得两信号相互同步地输入。图9是在内部装有图8所示的差动放大电路的液晶显示装置驱动用半导体集成电路的框图。
图9的液晶显示装置驱动用半导体集成电路具备：输出使得起始脉冲与传送时钟同步地顺次移位的移位脉冲的移位寄存器11；使得与移位脉冲同步并且对于数字等级数据进行锁存的触发器12；使得触发器12的锁存输出与负载信号同步并进行锁存的负载锁存器13；将负载锁存器13的输出进行电平变换的电平变换器14；将经电平变换后的数据变换成模拟信号的D/A变换器15；将变换后的模拟信号放大的与图8结构相同的模拟缓冲器16；以及向D/A变换器15供给多种基准电压的分压器17，将模拟缓冲器16的输出供给象素阵列内相应的信号线。
D/A变换器15的输出相当于图8的差动输入信号，输入到模拟缓冲器16的极性反转信号相当于图8的外部信号。图9的极性反转信号用于切换驱动信号线的电压极性。例如，当以正极性驱动信号线时，使得极性反转信号为低电平。由此，图8的NMOS晶体管M5、M6截止，第2差动对2为非动作状态。因此，相应于D/A变换器15的输出的电流从电流源I1流过第1差动对1。
另一方面，当以负极性驱动信号线时，使得极性反转信号为高电平。由此，第2差动对2为工作状态，相应于D/A变换器15的输出的电流从电流源I1流过第2差动对2。
如此，输入与输入信号不同的外部信号并且控制差动对控制电路3b内的NMOS晶体管M5、M6的导通、截止，能够在任意的时刻切换控制第2差动对2的导通、截止。
(第4实施形态)
在第4实施形态中，省略了第2实施形态的电平变换电路4并供给外部信号。
图10是本发明的差动放大电路的第4实施形态的电路图。在图10中，对于与图7通用的部分，采用相同的符号，以下，以不同之处为中心进行说明。
图10的差动放大电路具有与图7不同构造的差动控制电路3c。该差动控制电路3c向NMOS晶体管M8的栅极端供给外部信号，以取代图7的差动对控制电路3a内的电平变换电路4。
由此，与第3实施形态相同地，能够利用外部信号切换控制第2差动对2的动作。
(第5实施形态)
第5实施形态中，在第2实施形态的电路中追加了用于使工作稳定的二极管。
图11是本发明的差动放大电路的第5实施形态的电路图。在图11中，对于与图7相同的结构部分采用相同的符号，以下对于不同之处进行说明。
图11的差动放大电路与图7的差动放大电路构造不同之处在于，与构成第2差动对2的NMOS晶体管M3、M4的漏极端分别串联连接NMOS晶体管M5、M6。NMOS晶体管M5、M6各自的栅极端与漏极端短路而作为二极管进行工作。
如此，通过在NMOS晶体管M3、M4的漏极端上连接二极管构造的NMOS晶体管M5、M6，能够提高差动放大电路输出端的信号电平，能够使得电路的工作稳定。
(第6实施形态)
第6实施形态中，在第4实施形态的电路中追加了用于使得工作稳定的二极管。
图12是表示本发明的差动放大电路第6实施形态的电路图。在图12中，对于与图10通用的构造部分，采用相同的符号，以下以不同点为中心进行说明。
图12的差动放大电路中，在图10电路的NMOS晶体管M3、M4的漏极端分别串联二极管构造的NMOS晶体管M5、M6，由此，能够使得电路工作稳定。
(第7实施形态)
第7实施形态是第3实施形态的变形例，新追加了用于切换控制第1差动对1的工作/非工作的晶体管。
图13是本发明的差动放大电路的第7实施形态的电路图。图13中，对于与图8通用的构造部分，采用相同的符号，以下以不同之处为中心进行说明。
图13的差动对控制电路3d是在图8的差动对控制电路3b的构造的基础上，还具有连接在构成第1差动对1的NMOS晶体管M1的漏极端与输出端之间OUT1之间的NMOS晶体管M9、连接在NMOS晶体管M2的漏极端与输出端OUT2之间的NMOS晶体管10。NMOS晶体管M9、M10用于切换控制第1差动对1的工作/非工作，将外部信号由倒相器反转后的信号供给NMOS晶体管M9、M10的栅极端。
当外部信号为高电平时，NMOS晶体管M5、M6导通并且NMOS晶体管M9、M10截止。因此。来自电流源I1的电流仅通过第2差动对2。
另一方面，当外部信号为低电平时，NMOS晶体管M5、M6截止并且NMOS晶体管M9、M10导通。因此，来自电流源I1的电流仅流过第1差动对1。
如此，通过设置NMOS晶体管M9、N10，能够仅使得第1以及第2差动对1、2中的任意一个工作，能够可靠地扩大差动输入信号的共模电压的动态范围。
(第8实施形态)
第8实施形态是实现第1实施形态的差动放大电路的具体示例的电路图。
图14的电路具备控制流过差动放大电路内的电流源I1的电流的偏置电路21、连接在与图1相同构造的差动放大电路20的输出端上的有源负载22、同样地连接在输出端上的输出电路23。
偏置电路21具有将偏置电压VB输入到栅极端的PMOS晶体管M11、构成与该PMOS晶体管M11串联的电流源I1的NMOS晶体管M12。与流过NMOS晶体管M12的电流相同的电流，也流过构成电流源I1的NMOS晶体管M13。
有源负载22由电流镜构造的PMOS晶体管M15、M16构成。输出电路23具有将差动放大电路20的输出电压输入栅极端的PMOS晶体管M17、作为与该PMOS晶体管M17串联的电流源I1发挥作用的NMOS晶体管M18。
如此，图14的电路由于都由MOS晶体管构成，故易于使差动放大电路20整体集成化。
对于上述的图7、图8、图10、图11～图13所示的各个差动放大电路20，也能够连接与图14相同的偏置电路21、有源负载22以及输出电路23。例如，图15以及图16表示分别在图11以及图8的电路中追加了偏置电路21、有源负载22以及输出电路23。
在上述的各实施形态中，主要对于采用NMOS晶体管构成差动放大电路20的示例进行了说明，而也可以采用PMOS晶体管构成。此时，除了电源端与接地端的连接位置相反之外，与上述各电路的构造相同。
如上所述，根据本发明，由于能够控制使得第2差动对是否工作，在差动输入信号的电压电平为较大电压范围与较小电压范围中，能够仅使得任意之一的差动对工作，能够扩大差动输入信号的共模电压的动态范围。