可延长更新周期的动态随机存取存储器电路 技术领域 本发明提供一种动态随机存取存储器电路，尤指一种可延长更新周期的动态随机存取存储器电路。
背景技术 动态随机存取存储器已很普遍地应用在电脑或是手提装置中，而动态随机存取存储器内所储存的资料可不断地被改变，一个动态随机存取存储器的晶片中通常具有许多个存储器单元，每一存储器单元内的资料均可被写入或读取许多次。
请参阅图1，图1为习知动态随机存取存储器电路10的示意图。动态随机存取存储器电路10包含有复数个动态随机存取存储器单元(DRAM cell)20，一位元线隔离电路(bit line isolation circuit)30，以及一侦测放大器(sensing amplifier)40。每一存储器单元20包含有一MOS晶体管21以及一与其串联的电容22，MOS晶体管21的漏极23连接至位元线(bit line，BL)26或是反位元线(bit line bar，BLB)27，MOS晶体管21的栅极(gate)24连接至字元线(word line，WL)28，而MOS晶体管21的源极(source)25则连接至同一存储器单元20的电容22，电容22的一端连接至一板线(plate line)29。位元线隔离电路30用来分隔侦测放大器40及复数个存储器单元20，其包含有二晶体管31，二晶体管31的栅极相连接。侦测放大器40已记录于许多先前资料中，在此不再多加赘述。动态随机存取存储器电路10另包含一电压均衡器(voltage equalizer)VEQ，电连接于位元线26及反位元线27，用来于读取存储器单元20内的资料前均衡位元线26及反位元线27的电位，并且将板线29的电压VPL固定在系系统电压VCC的一半。
动态随机存取存储器单元20的电容22用来储存资料，然而使用电容来储存资料常遇见的问题就是电容两端的电位差会随时间而递减，因此电容所储存的资料每隔一段时间就必需被更新。在正常的运作下，板线29的电压VPL维持在系统电压的一半VCC/2，若是晶体管21的栅极24的电压为系统电压VCC，则电容22两端的电位差最高仅可为((VCC/2)-VGS)，其中VGS为晶体管21的栅极-源极电压，这使得电容22两端的电位差所剩无几。举例来说，假设系统电压VCC为3.3V，且晶体管21的栅极-源极电压VGS为0.7V，则电容22两端的电位差只剩下0.95V，即使电容22两端的电位差没有衰减，0.95V也近似于易产生误判的逻辑数字0(假设0V所对应的逻辑数字为0)。除此之外，位元线隔离电路30亦会将位元线26及反位元线27的电位拉低栅极/源极电位差VGS(0.7V)。
为了改善位元线26及反位元线27的电位，晶体管31可安装一电荷泵(charge pump)来弥补位元线26及反位元线27的电压降，另外，电荷泵也可加入晶体管21来弥补资料读进电容22前的VGS压降。然而这些方式仅可在表面上改良电容22两端的电位差，其帮助仍然十分有限，以前述例子来说，加入电荷泵来弥补位元线隔离电路30及晶体管21造成的压降仅可将电容22两端的起始电位差提升至1.65V，并且加入电荷泵不仅不方便，且非常的昂贵，最大的问题是，动态随机存取存储器电路10仍然时常需要进行更新。
发明内容 因此，本发明的主要目的在于提供一种可延长更新周期的动态随机存取存储器电路，其更新周期会被延长以解决上述问题。
为达成上述目的，本发明的一种可延长更新周期的动态随机存取存储器电路，其包含有：复数个动态随机存取存储器单元，每一存储器单元的第一端连接于一位元线，第二端连接于一板线，第三端连接于一字元线；一侦测放大器，电连接于该存储器单元，用来更新或读取该存储器单元内的资料；以及一位元线隔离器，用来隔离不同的位元线及限制该位元线的电压；其中，该侦测放大器可改变该位元线及该板线的电压来将资料写入该存储器单元。
相较于习知技术，本发明可延长更新周期的动态随机存取存储器电路的存储器单元两端的电位差几乎是整个系统电压，因此更新存储器单元的频率会被降低，如此可节省电源。此外，位元线及板线之间的高电位差可省去使用电荷泵，进一步降低电源消耗量及动态随机存取存储器电路的制成费用。
图1为习知动态随机存取存储器电路的示意图；
图2为本发明可延长更新周期的动态随机存取存储器电路的示意图。
图示的符号说明
50动态随机存取存储器电路 51板线
52位元线 53字元线
60动态随机存取存储器单元 61晶体管
62电容 63漏极
64栅极 65源极
70位元线隔离电路 71晶体管
80侦测放大器
请参阅图2，图2为本发明可延长更新周期的动态随机存取存储器电路50的示意图。可延长更新周期的动态随机存取存储器电路50包含有复数个动态随机存取存储器单元(DRAM cell)60，一位元线隔离电路(bit line isolation circuit)70，以及一侦测放大器(sensingamplifier)80。每一存储器单元60包含有一晶体管61以及一连接于晶体管61的源极65的电容62，电容62的第二端连接至一板线(plateline)51，晶体管61的漏极63连接至位元线(bit line，BL)52，晶体管61的栅极(gate)64连接至字元线(word line，WL)53。位元线隔离电路70用来分隔侦测放大器80及复数个存储器单元60，侦测放大器80已记录于许多先前资料中，在此不再多加赘述。动态随机存取存储器电路50另包含一电压均衡器(voltage equalizer)VEQ，电连接于位元线52及板线51，用来于读取存储器单元60内的资料前均衡位元线52及板线51的电位。
减少更新存储器单元60的频率可由增加电容62二端的电位差着手，在本实施例中，板线51与电压均衡器VEQ已被中断，因此处于漂浮状态，位元线52在系统电压VCC扣除位元线隔离电路70的晶体管71的栅极/源极电位差VGS地电位，亦即VCC-VGS。以先前技术所使用的数据为例，当系统电压VCC为3.3V，栅极/源极电位差VGS为0.7V时，在写入资料的过程中电容62两端的电位差为2.6V。相较于习知加入电荷泵的技术，电容62两端的电位差增加了0.95V，当然在本实施例中，位元线隔离电路70及存储器单元60亦可加入电荷泵来将电容62两端的电位差提升至3.3V。由于电容62两端的电位差获得提升，电容62所储存的电荷衰减至无法被正确辨识的时间也就相对的拉长，因此同一时间内存储器单元60需要被更新的次数便可降低，除此之外，即使降低系统电压VCC，移除电荷泵，电容62两端的电位差仍可维持在相当的水准。
相较于习知技术，本发明可延长更新周期的动态随机存取存储器电路50的存储器单元60两端的电位差几乎是整个系统电压，因此更新存储器单元60的频率会被降低，如此可节省电源。此外，位元线52及板线51之间的高电位差可省去使用电荷泵，进一步降低电源消耗量及动态随机存取存储器电路50的制成费用。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰皆应属本发明专利的涵盖范围。