抑制分闸快闪存储单元位元线漏电流的方法 【技术领域】
本发明涉及半导体集成电路中的分闸快闪存储单元，特别是一种有关于抑制分闸快闪存储单元漏电流的方法。背景技术
快闪存储器是一种低耗电、高存取速度，及防震、耐移动性、高稳定性等安全资料存取条件方面的全新的储存系统，资讯可以较有效率的存储区段(blocks)方式来记录(或消除)，而不像按位元组依序纪录那麽缓慢。此外，资料一旦存到快闪存储器之后，就不再需要任何电源用来保留资料。一般而言，以目前的技术即使电源是在关掉后仍可保留储存的资料至少十年以上。这种优势已使得其他可携式储存系统黯然失色，因此和其它的储存媒体相比较，快闪存储器具有十足的竞争力。十足明日之星的架势。不只是数字相机，笔记型电脑，掌上型电子记事簿，移动电话等电子产品，对快闪存储器的需求，更是密不可分。
快闪存储器最典型的应用为制作成快闪存储卡，例如CF(compactmemory card)卡、MMC(multimedia memory card)卡、MS(memory stickcard)卡或SMC(smart memory card)卡。以提供携带式电子消费产品使用。例如，使用于随身碟、录音笔、MP3、智慧型手机或数字相机等等。这些存储卡经常都会被覆写，以更新资料。换言之，快闪存储单元不只是在资料写入后，可以提供资料读出，且经常需要做资料更新。
快闪存储单元，以一分闸快闪存储单元为例，请参照图1所示，包含一控制栅极1、一浮置栅极2，一源极3、一漏极4、一耦合氧化层5及一FN穿隧氧化层6。而存储单元使用前，通常会进行格式化。此即为进行资料抹除动作。此时，控制栅极1连接一正电压，例如13伏，源极3接地、漏极4悬置，若浮置栅极2有电子储存，则将经由FN穿隧氧化层6至控制栅极1。而清除浮置栅极2的电子。
若要改变存储单元的状态则必须进行程序化。程序化时，源极3接正电压，例如10伏。而控制栅极接小电压例如1.8伏。漏极4接地或很低的电压。则热电子将穿隧耦合氧化层5至浮置栅极2而改变了浮置栅极的状态。
而快闪存储单元阵列架构，请参考如图2所示的一页(page)存储单元阵列示意图。在这一页中，页存储单元阵列的元素(element)为存储单元。所有存储单元型元素的源极使用一共源极线。相同行的存储单元型元素位元线(bit line)BL共用。相同列的存储单元型元素共用字线(wordline)WL。
当其中存储单元12是被选择要程序化地存储单元，此时，以典型的0.18μm及以下的制程时，连接存储单元12的字线施以1.5V的电压，其他的字线WLi，i＝0、1、3...，等都是0V。同样地，位元线BL1输入0.5伏的电压。其他的位元线BL0及位元线BL2、BL3、...等等都是施以1.65伏的电压，以防止被程序化。共源极线SL则是施以7伏的电压。上述的各电极电压比施加于通道长度，例如0.25μm以上的传统存储单元要小。虽然如此，但有一项却不能同时变小，即启始电压。启始电压一旦变小，将使得漏电流的问题变得很严重。此即为短通道效应。但通道的启始电压也不能太大，否则对存储单元进行资料读取时，感测放大器都可能感测不到电流。因此，一般而言，即使0.18μm及以下的制程时，启始电压仍约为0.6伏，而程序化各电极电压则如上述降低。
即使如此，按理说除了存储单元12外，其他的存储单元是不会被程序化的。但实际上是，除了被选定要进行程序化的存储单元12外，字线WL2上所有其他的存储单元例如存储单元02、22等也会被程序化。概原用以防止被程序化的位元线BL0、BL2、BL3、...BLj，其中j≠1，的BLj电压＝1.65伏，会受其他不同页存储单元的影响，而使得位元线电压BLj由原1.65伏漏电到仅剩不到1伏。换言之，同页中除了被程序化的存储单元12被程序化外，其他未被选定要进行程序化的存储单元(如02及22)等通过同一字线WL2的不同列存储单元也会受到干扰而被程序化。
为何会如此呢？请参考图3一存储晶片布局的示意图。一晶片通常不只是一存储单元页，而是以页为阵列元素，如图3示为8页×8页的页阵列。每一页的所有位元线BLj，j＝0，1，2，3，...7，由同行的页元素(例如P00、P10，P20、...、P07)共用。此外，每一页的所有字线WLi，i＝0，1，2，3，...则由同列的页元素(例如P00、P10，P20、...、P07)共用。再者，一页只有一源极线，相同列的页元素也共用此源极线SL。
如图示，该被选定欲进行程序化的存储单元，位元线BL(S)＝BL1连接0.5V，其他未被选定的位元线BL(U)为1.65V。此外，该被选定存储单元字线WL(S)＝WL1连接1.5V，其他字线WL(U)＝WL0、WL2、WL3、...WLi，其中i≠1，为0V。则除了第0列的存储单元页元素的源极线SL(S)，其他列的页元素的源极线SL(U)＝SLi，i≠0都是接地，或说连接至0伏。因此，当存储单元未被选定要程序化，其位元线BL(U)电压应接到1.65伏。换言之，对存储单元源极为0伏而漏极1.65伏而言，而启始电压又仅0.6V。显然上述的漏极对源极电压差，有可能使得该等存储单元被活化(active)。因此即使只对第00页进行程序化。相同行的其他页元素(例如P00、P10、P20、...、P70)的被施以1.65伏的位元线BL(U)就会有漏电流产生。而使得位元线BL(U)电压不再是1.65伏而是而被拉到小于1V。进而使得和被选定的存储单元相同页且又相同字线WL(S)＝WL2的其他存储单元02、22，因漏电而也被程序化。此种干扰称为字线干扰(word linedisturb)。
以4K位元的存储单元为例，测试出来的结果，漏电流约为1μA。因此，以4M(百万)位元组的存储单元而言，漏电流将相当可观。更不用说，以目前主流机种在32、64M位元以上的存储卡了。发明内容
鉴于上述现有技术的存储单元中的此种漏电流不但会消耗电能，也是将使得和选定存储单元使用相同字线但原不欲被程序化的存储单元也是被程序化，则本发明的主要目的，就是提供一种可抑制位元线漏电流的方法。
本发明揭露一种程序化分闸快闪存储单元阵列内存储单元的方法，至少包含以下步骤：提供一分闸快闪存储单元阵列，由存储单元页为行列元素，每一存储单元页又以分闸快闪存储单元为行列元素，其中，该存储单元页元素同列者内所有行列元素共用源极，该存储单元页元素同列者内的分闸快闪存储单元同列者共用字线，该存储单元页元素同行者内的分闸快闪存储单元同行者共用位元线；该欲程序化的分闸快闪存储单元所属的共用源极线施以源极程序化电压，其他的共用源极线施以至少0.5伏的电压；该欲程序化的分闸快闪存储单元所属的共用字线施以控制栅极程序化电压，其他的共用字线施以接地的参考电压；该欲程序化的分闸快闪存储单元所属的共用位元线施以漏极程序化电压，其他的共用字线施以漏极抑制程序化电压。
其中，上述其他的共用源极线施以至少0.5伏的电压是用以抑制位元线漏电流，以防止字线干扰。源快闪存储极程序化电压的为6至10伏。漏极程序化电压约为0至1伏。控制闸极电压约为1至1.8伏。漏极抑制程序化电压的为1.至1.8伏。
本发明可以抑制分闸单元位元线漏电流，而避免了字线(word line)干扰的问题。附图说明
图1为一分闸快闪存储单元页的示意图；
图2为以一存储单元阵列为例说明字线、位元线及源极线和传统分闸快闪存储单元页之间的连接关系；
图3为以8×8存储单元页为例说明字线、位元线及源极线和传统分闸快闪存储单元页之间的连接关系；
图4A是未考虑本体效应时各电极电压；
图4B说明当源极是0.6伏产生的本体效应时，相当于使启始电压加大的示意图；
图5为依据本发明实施例将源极线加电压和传统源极线接0伏的漏电流比较。具体实施方式
有鉴于典型的快闪存储单元架构，特别是当通道长度与宽度在晶片大小不变，而存储容量变大的趋势下，即聚集度增大的情况下，短通道效应会变得很明显。只要是与被选定要程序化的存储单元同一存储单元页，且相同字线的其他不欲程序化的存储单元也会被程序化。这是因晶片存储单元阵列以页为阵列元素，传统方法中，与选定的存储单元不同页且页元素是在不相同列时，源极电压SL都是接地。但只要此时位元线是1.65伏电压时。由于启始电压仅0.6伏就会有漏电流的困扰。即不能维持在1.65伏电压，而是小于1V。以致造成只要是SL是加到7.5V的页且字线也加正电压例如1.5伏的存储单元，不管原位元线是0V或1.5V的存储单元都可能被程序化。即资料被非预期的干扰。
一种可能防止存储单元进行程序化时位元线产生漏电流的方法是使所有存储单元的启始电压提高，如此未被选定的存储单元就不会受到位元线和源极线电压差的关系而活化。但，如前所述启始电压提高将使得读取存储单元电流时，当该存储单元的浮置栅极是在资料抹除状态时，读到的电流值太小，小到感测放大器也感测不到电流。
因此，本发明的方法是将存储单元阵列程序化时所施力的电压做改变，就可以改善上述的问题。仍请参考图3所示的存储单元阵列，是以存储单元页(P00至P77)为行、列元素，每一存储单元页又以分闸快闪存储单元为行列元素，请同时参考图1的存储单元(第00；第0列第0行至第23；第2列第3行)。其中，存储单元页元素同列者内所有行列元素共用源极，存储页元素同列者内的分闸快闪存储单元也是同列者共用字线，存储单元页元素同行者内的分闸快闪存储单元也是同行者共用位元线。
欲进行程序化时，程序化的分闸快闪存储单元所属的共用源极线SL(S)施以源极程序化电压。源极程序化电压SL(S)约为6至10伏(以0.18μm制程而言，源极程序化电压SL(S)约为6.8至7.5伏)，其他的共用源极线SL(U)施以至少0.5伏的电压。典型值约0.5至1.5伏。此外，欲程序化的分闸快闪存储单元所属的共用字线WL(S)施以1至1.8V的控制栅极程序化电压(以0.18μm制程而言，约为1.4至1.6伏)。其他的共用字线WL(U)施以接地的参考电压。
欲程序化的分闸快闪存储单元所属的共用位元线BL(S)施以约为0至1伏的漏极程序化电压。(以0.18μm制程而言，约为0至0.5伏)，其他的共用位元线BL(U)施以约为1至1.8伏的漏极抑制程序化电压(以0.18μm制程而言，约为1.4至1.6伏)。
发明人研究发现，当该页没有存储单元要被程序化时，所有源极电压SL(U)加到0.6伏以上，如图4A所示，不但由于源极和漏极电压接近，(0.6V vs.1.65V)降低了源极及漏极之间的横向电场。同时垂直方向的电场则升高，这是本体效应(body effect)的关系即由图4A的各电极相对关系转成图4B的各电极相对关系。换言之，相当于使得启始电压由原来的0.6V升高至1.2伏，而使得未被选定的存储单元被闩锁得更紧，而显著降低漏电流。
图5所示，为依据本发明的方法，字线电压＝0，位元线电压为1.8V且源极电压由0往正方向加电压时，4K个存储单元的漏电流相对于源极电压的关系图。由图可知当SL电压为0V时，有明显漏电流，但当SL电压超过0.5伏，可下降5个数量级。0.6V以上时更可降至6个数量级。可见依据本发明的方法，可以明显降低漏电流。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明之精神和范围内，当可做些许更动与润饰，因此本发明之保护范围当视权利要求书范围所界定者为准。