非易失性半导体存储装置及其制造方法.pdf

本发明提供一种非易失性半导体存储装置及其制造方法。非易失性存储装置(25)包括：半导体基板(11)；在半导体基板(11)上形成的下层配线(12)；在下层配线(12)的上方以与该下层配线(12)交叉的方式形成的上层配线(20)；在下层配线(12)和上层配线(20)之间设置的层间绝缘膜(13)；和被埋入形成于层间绝缘膜(13)的接触孔(14)中，与下层配线(12)和上层配线(20)电连接的电阻变化层(15)；上层配线(20)具备至少两层：由具有氢阻挡性的导电性材料构成的最下层(21)、和比该最下层比电阻小的导电体层(22)。

1.  一种非易失性半导体存储装置，其特征在于，包括：
半导体基板；
在所述半导体基板上形成的下层配线；
在所述下层配线的上方以与该下层配线交叉的方式形成的上层配线；
在所述下层配线和所述上层配线之间设置的层间绝缘膜；
被埋入形成于所述层间绝缘膜的接触孔中，与所述下层配线和所述上层配线电连接的电阻变化层；
所述上层配线具备至少两层：由具有氢阻挡性的导电性材料构成的最下层、和比该最下层比电阻小的导电体层。

2.  一种非易失性半导体存储装置，其特征在于，包括：
半导体基板；和
N层层叠单位，所述N层层叠单位具备：形成于所述半导体基板上的下层配线；在所述下层配线的上方以与该下层配线交叉的方式形成的上层配线；设置在所述下层配线和所述上层配线之间的层间绝缘膜；以及被埋入形成于所述层间绝缘膜的接触孔中，并与所述下层配线和所述上层配线电连接的电阻变化层，其中，N为2以上的整数，
第(M-1)层的层叠单位的所述上层配线与第M层的层叠单位的所述下层配线共用，其中，M为2以上N以下的整数，
各个层叠单位的所述下层配线和所述上层配线相互交叉形成，在其交叉区域形成有所述接触孔，
所述上层配线具备至少两层：由具有氢阻挡性的导电性材料构成的最下层、和比该最下层比电阻小的导电体层。

3.  如权利要求1或者权利要求2所述的非易失性半导体存储装置，其特征在于：
所述最下层覆盖所述电阻变化元件的上表面的全部，并且跨越其外侧形成。

4.  如权利要求3所述的非易失性半导体存储装置，其特征在于：
所述最下层以覆盖所述导电体层的侧壁面的方式形成。

5.  如权利要求1或者权利要求2所述的非易失性半导体存储装置，其特征在于：
所述最下层包括Ti-Al-N、Ti-N、Ta-N、Ta-Al-N、Ta-Si-N中的至少一种。

6.  如权利要求1或者权利要求2所述的非易失性半导体存储装置，其特征在于：
所述层间绝缘膜由具有氢阻挡性的绝缘性材料构成。

7.  如权利要求6所述的非易失性半导体存储装置，其特征在于：
所述具有氢阻挡性的绝缘性材料，包括氮化硅和氧化氮化硅的任意一种。

8.  如权利要求1或者权利要求2所述的非易失性半导体存储装置，其特征在于：
在所述接触孔的内壁面，形成有由具有氢阻挡性的绝缘性材料构成的侧壁，所述电阻变化层被埋入由所述侧壁形成的所述接触孔的内部区域。

9.  如权利要求8所述的非易失性半导体存储装置，其特征在于：
所述侧壁由包括氮化硅和氧化氮化硅的任意一种的绝缘性材料构成。

10.  如权利要求1或者权利要求2所述的非易失性半导体存储装置，其特征在于：
所述电阻变化层由过渡金属氧化物材料构成。

11.  一种非易失性半导体存储装置的制造方法，其特征在于，包括：
在半导体基板上形成下层配线的下层配线形成工序；
在形成有所述下层配线的所述半导体基板上形成层间绝缘膜的层间绝缘膜形成工序；
在所述下层配线上，在所述层间绝缘膜的规定的位置形成接触孔的接触孔形成工序；
在所述接触孔中埋入形成与所述下层配线连接的电阻变化层的电阻变化层形成工序；和
在所述层间绝缘膜上以与所述电阻变化层连接，并且与所述下层配线交叉的方式，形成上层配线的上层配线形成工序，所述上层配线具备至少两层：由具有氢阻挡性的导电性材料构成的最下层、和比该最下层比电阻小的导电体层。

12.  如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：
在所述上层配线形成工序后，进一步重复从所述层间绝缘膜形成工序至所述上层配线形成工序，在厚度方向上多层层叠由所述下层配线、所述电阻变化层和所述上层配线构成的存储部。

13.  如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：
在所述接触孔形成工序后，进一步在所述接触孔的内壁面形成由具有氢阻挡性的绝缘性氢阻挡材料构成的侧壁，之后实行所述电阻变化层形成工序，在由所述侧壁形成的所述接触孔的内部区域中形成所述电阻变化层。

非易失性半导体存储装置及其制造方法
技术领域
本发明涉及使用通过施加电脉冲使电阻值可逆地变化的电阻变化层的非易失性半导体存储装置及其制造方法。
背景技术
近年来，伴随着电子机器的数字技术的进展，为了保存音乐、图像、信息等数据，对大容量且非易失性的半导体存储装置的要求进一步增大。与此相应，使用强电介体电容器的非易失性存储装置和使用由于电脉冲电阻值发生变化并持续保持该状态的电阻变化层(可变电阻膜)的非易失性半导体存储装置为人们所关注。
将现有的强电介体电容器作为存储单元使用的非易失性存储装置的主要部分，由在下部电极膜和上部电极膜之间夹持强电介体膜的强电介体电容器构成。但是，由于能够用于上述强电介体电容器的强电介体材料为氧化物，因此暴露在还原性气氛、特别是暴露在氢中时，强电介体氧化物容易被还原。通过上述还原，导致结晶构成被破坏，绝缘特性和强电介体特性大幅度劣化的事实为人们所公知。
另一方面，包含氢的气氛，在LSI等半导体制造装置的制造工序中一般会产生。例如，形成铝(Al)配线后为了确保MOS晶体管的特性，在含有氢的气氛中实行退火。并且，伴随半导体装置的细微化，向纵横尺寸比较大的接触孔埋入钨(W)时能够使用CVD法，该方法在包含氢的非常强的还原气氛下实行。
对此，为了保护强电介体电容器不受氢影响而形成导电性氢阻挡层为人们所公知(例如，参照专利文献1)。根据该构成，在基板上形成层叠有下部电极、强电介体膜和上部电极的强电介体电容器，在上部电极上、或者上部电极上以及上部电极和强电介体膜的侧面覆盖导电性氢阻挡膜。此外，导电性氢阻挡膜使用由钛铝合金或者钛铝合金的氮化物构成的膜。TiAl类材料具有形成由两种的相(物质)构成的组织的特征，不仅难以形成成为氢气的通路的晶粒边界，而且由于其为容易吸收大量氢并且将吸收的氢放出的温度为600℃的Ti和与氢构成共价键的铝的合金，因而能够更加稳定地吸收大量的氢。因此，即使在氢还原气氛下，也能够防止强电介体膜的劣化。
此外，表示了包括作为强电介体电容器的电介体膜使用的强电介体膜的侧壁防止氢气的渗透(例如，参照专利文献2)。该存储装置的结构包括：在半导体基板上顺次层叠的下部电极、强电介体膜和第一上部电极；覆盖下部电极的侧壁的绝缘膜隔板(spacer)；覆盖绝缘膜隔板的侧壁和第一上部电极的侧壁的第二上部电极，第二上部电极由于上述绝缘性隔板与下部电极电绝缘，另一方面，与第一上部电极电连接。通过上述结构，能够防止氢渗透到强电介体膜的内部，能够抑制强电介体电容器的电容器特性的劣化。
进而，还表示了以下结构：条纹状的上部电极和下部电极在互相交叉的方向上形成，设置强电介体电容器配置为矩阵状的存储单元阵列，上述强电介体电容器由至少在上部电极和下部电极交叉的区域中形成有强电介体膜的结构构成，在上述强电介体电容器的上层设置有氢阻挡膜(例如，参照专利文献3)。由于在存储单元阵列中不形成晶体管等有源元件，强电介体电容器配置为矩阵状，因此能够以覆盖整个存储单元阵列区域的方式形成氢阻挡膜，能够保护强电介体电容器不受钝化膜的成膜工序等中的还原气氛的影响。
专利文献1：日本特开2002-110931号公报
专利文献2：日本特开2002-359354号公报
专利文献3：日本特开2004-296732号公报
发明内容
在上述专利文献1的示例中，表示了在上部电极膜的上部表面和下部电极的下部表面设置有导电性氢阻挡膜的结构。并且，还表示了为了防止来自它们的侧面部分的氢的渗透，以覆盖上部电极膜、强电介体膜和下部电极膜等的侧面部的方式形成绝缘性的氢阻挡膜。由此，能够防止制造时由氢气引起的强电介体电容器的劣化，能够实现高成品率。此外，由于不受到氢引起的还原，能够在半导体工艺中以最有效率的工序制造强电介体电容器。
此外，在上述专利文献2的示例中，将下部电极膜和上部电极膜作为氢阻挡性的导电膜，进而将它们的侧壁部隔着绝缘膜隔板用具有氢阻挡性的第二上部电极膜覆盖，防止氢气引起的还原。
在上述专利文献1和专利文献2的示例中，只公开了现有的强电介体存储器结构，对于在夹持下部电极和上部电极的层间绝缘层中形成的接触孔中设置电阻变化层的交叉点型的非易失性半导体存储装置，使用上述文献中公开的结构时，存在单元尺寸变大的问题。
此外，在上述专利文献3的示例中，表示了将存储单元阵列的整体区域以导电性的氢阻挡膜覆盖的结构，该氢阻挡膜形成于在强电介体电容器上形成的层间绝缘膜上。因此，根据层间绝缘膜的材料，会发生氢从未被氢阻挡膜覆盖的层间绝缘膜的外周区域扩散直至到达强电介体膜将其还原，导致特性劣化的情况。在该示例中，不仅记载有覆盖全体区域的结构，还记载了也可以在上部电极和下部电极的每个交叉点设置氢阻挡膜。但是，在此情况下，更加容易发生氢从未被氢阻挡膜覆盖的层间绝缘膜的外周区域扩散。
如上所述，对于使用强电介体膜的强电介体电容器，表示了使用氢阻挡膜保护的方法，但应用于在层间绝缘膜的接触孔中形成电阻变化层的交叉点型非易失性半导体存储装置的情况下，单元尺寸增大，难以实现存储器容量的大容量化。即，在交叉点型的情况下，要求在不增大单元尺寸的情况下自我匹配地形成，但是在现有的结构中难以实现上述要求。而且，在上述专利文献3所述的示例中，表示了也可以在每个交叉点形成氢阻挡膜，但是由于夹持层间绝缘膜而形成，难以实现充分的氢阻挡特性。
鉴于以上的课题，本发明的目的在于，提供一种非易失性半导体存储装置及其制造方法，其不增大单元尺寸，能够防止在电阻变化层形成后的工序中发生的由氢气将电阻变化层还原而产生特性变动。
为了解决上述课题，本发明的非易失性存储装置具备，半导体基板；在上述半导体基板上形成的下层配线；在上述下层配线的上方以与该下层配线交叉的方式形成的上层配线；在上述下层配线和上述上层配线之间设置的层间绝缘膜；被埋入形成于上述层间绝缘膜上的接触孔中，与上述下层配线和上述上层配线电连接的电阻变化层；上述上层配线具备至少两层：由具有氢阻挡性的导电性材料构成的最下层、和比该最下层比电阻小的导电体层。
此外，本发明的非易失性半导体存储装置包括：半导体基板；和N层层叠单位，上述N层层叠单位具备：形成于上述半导体基板上的下层配线；在上述下层配线的上方以与该下层配线交叉的方式形成的上层配线；设置在上述下层配线和上述上层配线之间的层间绝缘膜；以及被埋入形成于上述层间绝缘膜上的接触孔中，并与上述下层配线和上述上层配线电连接的电阻变化层，其中，N为2以上的整数，第(M-1)层的层叠单位的上述上层配线与第M层的层叠单位的上述下层配线共用，其中，M为2以上N以下的整数，各个层叠单位的上述下层配线和上述上层配线相互交叉形成，在其交叉区域形成有上述接触孔，上述上层配线具备至少两层：由具有氢阻挡性的导电性材料构成的最下层、和比该最下层比电阻小的导电体层。
上述发明的非易失性半导体存储装置中，也可以是上述最下层覆盖上述电阻变化元件的上表面的全部，并且跨越其外侧而形成。在此，上述最下层也可以以覆盖上述导电体层的侧壁面的方式形成。
此外，在上述发明的非易失性半导体存储装置中，上述最下层也可以至少包括Ti-Al-N、Ti-N、Ta-N、Ta-Al-N、Ta-Si-N中的至少一种。
此外，在上述发明的非易失性半导体存储装置中，上述层间绝缘膜可以由具有氢阻挡性的绝缘性材料构成。在此，具有氢阻挡性的绝缘性材料，包括氮化硅和氧化氮化硅的任意一种。
此外，在上述发明的非易失性半导体存储装置中，也可以在上述接触孔的内壁面，形成有由具有氢阻挡性的绝缘性材料构成的侧壁，上述电阻变化层被埋入由上述侧壁形成的上述接触孔的内部区域。
在上述发明的非易失性半导体存储装置中，上述侧壁由包括氮化硅和氧化氮化硅的任意一种的绝缘性材料构成。
此外，在上述发明的非易失性半导体存储装置中，上述电阻变化层也可以由过渡金属氧化物材料构成。
本发明的非易失性半导体存储装置的制造方法包括：在半导体基板上形成下层配线的下层配线形成工序；在形成有上述下层配线的上述半导体基板上形成层间绝缘膜的层间绝缘膜形成工序；在上述下层配线上，在上述层间绝缘膜的规定的位置形成接触孔的接触孔形成工序；在上述接触孔中埋入形成与上述下层配线连接的电阻变化层的电阻变化层形成工序；和在上述层间绝缘膜上以与上述电阻变化层连接，并且与上述下层配线交叉的方式，形成上层配线的上层配线形成工序，上述上层配线具备至少两层：由具有氢阻挡性的导电性材料构成的最下层、和比该最下层比电阻小的导电体层。
在上述发明的非易失性半导体存储装置的制造方法中，还可以在上述上层配线形成工序后，进一步重复从上述层间绝缘膜形成工序至上述上层配线形成工序，在厚度方向上多层层叠由上述下层配线、上述电阻变化层和上述上层配线构成的存储部。
此外，在上述发明相关的非易失性半导体存储装置的制造方法中，还可以在上述接触孔形成工序后，进一步在上述接触孔的内壁面形成由具有氢阻挡性的绝缘性氢阻挡材料构成的侧壁，之后实行上述电阻变化层形成工序，在由上述侧壁形成的上述接触孔的内部区域中形成上述电阻变化层。
本发明的上述目的、其他目的、特征和优点，能够参照附图通过以下对适当实施方式的详细说明了解。
根据本发明的非易失性半导体存储装置及其制造方法，能够起到防止在电阻变化层形成后的工序中产生的由氢气造成的电阻变化层被还原从而产生特性的变动等显著效果。
附图说明
图1(a)是示意地表示本发明的第一实施方式的非易失性半导体存储装置的主要部分的立体图，(b)为(a)的IB-IB线的截面图。
图2是用于说明本发明的第一实施方式的非易失性半导体存储装置的制造方法的主要工序图，(a)和(b)分别为在半导体基板上形成有下层配线的状态的平面图和截面图，(c)和(d)分别为形成层间绝缘膜后，形成有接触孔的状态的平面图和截面图。
图3是用于说明本发明的第一实施方式的非易失性半导体存储装置的制造方法的主要工序图，(a)和(b)分别为在接触孔中埋入电阻变化层的状态的平面图和截面图，(c)和(d)分别为形成有上层配线的状态的平面图和截面图。
图4是表示本发明的第一实施方式的变形例的非易失性半导体存储装置的主要部分的示意性截面图。
图5是表示本发明的第二实施方式的非易失性半导体存储装置的结构的示意性截面图。
图6是用于说明本发明的第二实施方式的非易失性半导体存储装置的制造方法的主要工序的示意性截面图，(a)是表示在半导体基板上形成有下层配线的状态的截面图，(b)是表示形成有层间绝缘膜的状态的截面图，(c)是表示在层间绝缘膜上形成有接触孔和用于埋入上层配线的沟的状态的截面图，(d)是表示在接触孔形成有电阻变化层的状态的图，(e)是表示在层间绝缘膜上形成有作为上层配线的薄膜层的状态的截面图，(f)是表示通过CMP除去层间绝缘膜上的薄膜层并形成有上层配线的状态的截面图。
图7是表示本发明的第三实施方式的非易失性半导体存储装置的结构的示意性截面图。
图8是表示本发明的第四实施方式的非易失性半导体存储装置的结构的示意性截面图。
图9是表示本发明的第五实施方式的非易失性半导体存储装置的结构的示意性截面图。
图10A是用于说明本发明的第五实施方式的非易失性半导体存储装置的制造方法的主要工序的示意性截面图，(a)是表示在半导体基板上形成有下层配线的状态的截面图，(b)是表示形成有层间绝缘膜的状态的截面图，(c)是表示在层间绝缘膜上形成有接触孔的状态的截面图，(d)是表示在接触孔形成有电阻变化层的状态的截面图。
图10B是说明本发明的第五实施方式的非易失性半导体存储装置的制造方法的主要工序的示意性截面图，(a)是表示覆盖电阻变化层并形成有层间绝缘膜的状态的截面图，(b)是表示形成用于在层间绝缘膜上形成上层配线的沟的状态的截面图，(c)是表示在层间绝缘膜上形成作为上层配线的薄膜层的状态的截面图，(d)是表示通过CMP除去层间绝缘膜上的薄膜层并形成上层配线的状态的截面图。
图11是表示本发明的第一实施方式和第二实施方式的变形例的非易失性半导体存储装置的结构的示意性截面图，(a)是与第一实施方式的非易失性半导体存储装置结构相同在层间绝缘膜使用绝缘性氢阻挡材料的非易失性半导体存储装置的截面图，(b)是与第一实施方式的变形例的非易失性半导体存储装置结构相同，同样在层间绝缘膜使用绝缘性的氢阻挡材料的非易失性半导体存储装置的截面图，(c)是与第二实施方式的非易失性半导体存储装置结构相同，在层间绝缘膜使用绝缘性的氢阻挡材料的非易失性半导体存储装置的截面图。
图12是表示本发明的第六实施方式的非易失性半导体存储装置的结构的示意性截面图。
图13是用于说明本发明的第六实施方式的非易失性半导体存储装置的存储区域的主要部分的制造方法的主要工序的截面图，(a)是表示在半导体基板上形成下层配线，并且形成有层间绝缘膜的状态的截面图，(b)是表示在层间绝缘膜形成有接触孔的状态的截面图，(c)是表示在接触孔中形成有由绝缘性氢阻挡材料构成的侧壁的状态的截面图，(d)是表示在接触孔中埋入电阻变化层的状态的截面图，(e)是表示形成有上层配线的状态的截面图。
图14是表示本发明的第七实施方式的非易失性半导体存储装置的主要部分的结构的示意性截面图。
图15是说明本发明的第七实施方式的非易失性半导体存储装置的制造方法的主要工序的截面图，(a)是形成有第一层叠单位的状态的截面图，(b)是第二层叠单位的上层电极形成前的状态的截面图，(c)是形成第二层叠单位的上层电极的状态的截面图，(d)是形成第三层叠单位的状态的截面图。
图16是表示本发明的第七实施方式的变形例的非易失性半导体存储装置的结构的示意性截面图，(a)是下层配线和上层配线由层叠导电性氢阻挡层和与该导电性氢阻挡层相比比电阻较小的导电体层的结构构成的非易失性半导体存储装置的截面图，(b)是进一步在接触孔埋入上层配线的一部分，并且整体被埋入形成于在层间绝缘膜中形成的沟中的非易失性半导体存储装置的截面图，(c)是在接触孔的内壁形成有由具有氢阻挡性的绝缘性氢阻挡材料构成的侧壁的非易失性半导体存储装置的截面图。
10，10a，25，25a，30，30a，35，40，45，50，55，60，70，80非易失性半导体存储装置(ReRAM)
11半导体基板
12，17，121，171下层配线
13，13a，131，132，133层间绝缘膜
14接触孔
15，151，152，153电阻变化层
16，20，163，203，204上层配线
18，21，181，211，213，221，223，231，233导电性氢阻挡层
19，22，191，212，222，232导电体层
23侧壁
24沟
26薄膜层
27第一薄膜层
28第二薄膜层
41连接配线
42，44，45埋入导体
43连接电极
161，162，201，202上层配线(下层配线)
具体实施方式
以下，对于本发明的实施方式，参照附图进行说明。而且，存在对相同的结构要素标注相同的符号，省略其说明的情况。此外，在以下的实施方式说明的附图中，仅示意地表示了非易失性半导体存储装置的存储区域的主要部分，关于它们的形状将一部分扩大表示使其容易显示。
(第一实施方式)
图1是说明本发明的第一实施方式的非易失性半导体存储装置10的主要部分的示意图，(a)为立体图，(b)是该图(a)的IB-IB线截断由箭头方向观察的截面图。此外，在图1中，仅示意地表示了非易失性半导体存储装置10的存储区域的主要部分。
本实施方式的非易失性半导体存储装置10具备：半导体基板11；在该半导体基板11上形成的下层配线12；覆盖下层配线12在半导体基板11上形成的层间绝缘膜13；被埋入在下层配线12上的层间绝缘膜13上形成的接触孔14中，与下层配线12连接的电阻变化层15；与电阻变化层15连接，并且以与下层配线11交叉的方式形成在层间绝缘膜13上的上层配线16。即，本实施方式的非易失性半导体存储装置10为交叉点型的存储装置，其具有包括电阻变化层15的存储部配置为矩阵状的阵列结构的存储区域。
此外，由电阻变化层15、和夹持该电阻变化层15的下层配线12与上层配线16的区域构成存储部，下层配线12和上层配线16，至少与电阻变化层15连接的面由具有氢阻挡性的导电性材料构成。此外，如图1所示下层配线12和上层配线16以完全覆盖电阻变化层15的上表面和下表面，并且跨越它们的面的外侧的方式形成。进而，在本实施方式中，下层配线12和上层配线16使用由导电性氢阻挡材料构成的配线。作为该导电性氢阻挡材料，能够使用包括Ti-Al-N、Ti-N、Ta-N、Ta-Al-N和Ta-Si-N中的至少一种的材料。
此外，如上所述，上层配线16，由于将电阻变化层15的上表面完全覆盖，在加工上层配线16时，例如实行使用等离子体的干式蚀刻的情况下，也能够使电阻变化层15不受到等离子体损伤，防止其特性的变动。此外，由于上层配线16以跨越电阻变化层15的上表面的外侧的方式形成，所以即使发生例如光刻法的掩膜对齐偏差，也能够防止电阻变化层15的特性的变动。
如图1所示，本实施方式的非易失性半导体存储装置10，例如在硅等半导体基板11上，设置例如用于行选择的字线的下层配线12。该下层配线12为条纹状，按照一定的间隔设置有多根。此外，在半导体基板11上和下层配线12上，例如形成有氧化硅或者TEOS-SiO₂等层间绝缘膜13。在下层配线12上的层间绝缘膜13的规定的位置，即形成上层配线16时在交叉的区域形成接触孔14，在该接触孔14中埋入有电阻变化层15。对于下层配线12和上层配线16施加电脉冲时，具有电阻变化层15的电阻值大幅度变化，并且保持该变化状态的特性。由此，能够得到电阻值大的状态和电阻值小的状态的二值状态，能够作为存储器使用。作为具有上述特性的材料，能够使用例如过渡金属氧化物。作为其中一例，可以使用氧化铁薄膜，例如四氧化三铁。由于上述材料为氧化物，如果因被氢气还原则电阻变化特性劣化，因而不具有充分的存储功能。
上层配线16例如为位线，以与下层配线12交叉的方式设置，与埋入在接触孔14中的电阻变化层15电连接。下层配线12和上层配线16分别与未图示的半导体电路连接。由此，能够获得下层配线12和上层配线16由导电性氢阻挡材料形成，并且它们将电阻变化层15完全覆盖的形状的交叉点型的ReRAM10。
像这样，通过使用氢阻挡材料、且比电阻变化层15宽地形成设置在电阻变化层15的上下的下层配线12和上层配线16，能够防止在形成存储部后实行的各种工艺、例如层间绝缘膜的形成工艺和保护膜的形成工艺等中发生的氢气扩散引起的使电阻变化层15还原而存储特性劣化。由此，即使使用现有的半导体工艺，也能够实现具有稳定并且再现性良好的电阻变化层15的非易失性半导体存储装置10。
此外，在此表示了电阻变化层15与下层配线12和上层配线16物理地接触的实施例，但也可以为电阻变化层15不与下层配线12和/或上层配线16物理地接触而是电连接的结构。即使为这样的结构，也同样能够获得防止氢扩散的效果。
接下来，关于本实施方式的非易失性半导体存储装置10的制造方法，使用图2和图3进行说明。图2和图3是用于说明本实施方式的非易失性半导体存储装置的制造方法的主要工序的图。在图2中，(a)是在半导体基板11上形成下层配线12的状态的平面图，(b)是在该图(a)的IIB-IIB线的沿箭头方向观察的截面图，(c)是形成层间绝缘膜13后、形成有接触孔14的状态的平面图，(d)是在该图(c)的IID-IID线的沿箭头方向观察的截面图。此外，在图3中，(a)是在接触孔14中埋入有电阻变化层15的状态的平面图，(b)是在该图(a)的IIB-IIB线的沿箭头方向观察的截面图，(c)是形成有上层配线16的状态的平面图，(d)是在该图(c)的IID-IID线的沿箭头方向观察的截面图。
首先，如图2(a)和(b)所示，在形成有各种导体图案(未图示)和半导体集成回路(未图示)的半导体基板11上，以互相平行的方式形成条纹状的作为用于行选择的字线的多个下层配线12。该下层配线12，例如能够利用溅射法形成Ti-Al-N并通过曝光工艺和蚀刻工艺形成。
而后，如图2(c)和(d)所示，在包括该下层配线12的半导体基板11上，例如使用CVD法形成由TEOS-SiO₂构成的层间绝缘膜13。此外，作为该层间绝缘膜13，不限于上述材料，也能够使用通常的半导体工艺中使用的层间绝缘膜材料。并且，此后，在下层配线12上的层间绝缘膜13上按照一定的配列间距设置多个接触孔14。该接触孔14如图2(c)所示，其半径比下层配线12的宽度小。此外，图中为圆型，但不限于圆形，也可以为四角形或者椭圆形或者其他形状。
接下来，如图3(a)和(b)所示，在接触孔14中埋入有电阻变化层15。该方法，在全面地形成作为电阻变化层15的薄膜后，能够使用化学机械研磨(CMP)并平坦化的镶嵌(damascene)工艺制造。
而后，如图3(c)和(d)所示，以互相平行且与下层配线12交叉的方式形成与电阻变化层15连接的条纹状的多个上层配线16。该上层配线16作为用于列选择的位线，与下层配线12相同由导电性氢阻挡材料形成，此外，与下层配线12相同形成为比电阻变化层15宽度更宽。
通过以上工序，能够制作本实施方式的非易失性半导体存储装置10的主要部分，并且通过将下层配线12和上层配线16与未图示的半导体电路连接，并形成必要的层间绝缘膜和保护膜等，能够制造交叉点型的非易失性半导体存储装置10。
此外，作为电阻变化层15，能够使用如上所述的过渡金属氧化物材料。具体来说，能够使用四氧化三铁、氧化钛、氧化钒、氧化钴、氧化镍、氧化锌、氧化铜、铌氧化膜等过渡金属氧化物，通过溅射法等形成。上述过渡金属氧化膜材料，当被施加阀值以上的电压或者电流时，显示特定的电阻值，该电阻值直到被重新施加一定大小的脉冲电压或者脉冲电流为止，维持该电阻值。
此外，作为层间绝缘膜，能够使用金属氧化物材料。具体来说，能够使用基于CVD法的氧化硅(SiO₂)或使用O₃(臭氧)和TEOS(四乙氧基硅烷)在没有还原性的条件下通过CVD法形成的TEOS-SiO₂膜。
图4是表示本实施方式的变形例的非易失性半导体存储装置25的主要部分的示意性截面图。图4所示的非易失性半导体存储装置25与图1所示的非易失性半导体存储装置10不同之处在于：下层配线17和上层配线20分别由导电性氢阻挡层18、21；和与该导电性氢阻挡层18、21相比电阻小的导电体层19、22双层结构构成。此外，下层配线17和上层配线20都将导电性氢阻挡层18、21设置在与电阻变化层15相接的面一侧。换言之，导电体层19和导电性氢阻挡层18通过按照该顺序层叠构成下层配线17，此外，导电性氢阻挡层21和导电体层22通过按照该顺序层叠构成上层配线20，由导电性氢阻挡层18和21将电阻变化层15夹持。通过使下层配线17和上层配线20构成为上述结构，由导电性氢阻挡层18、21防止氢气扩散，并且通过例如比铜(Cu)等导电性氢阻挡层18、21比电阻小的导电体层19、22，能够使整体成为低电阻。由此，能够有效抑制脉冲信号的延迟等，实现稳定并且高性能的非易失性半导体存储装置25。
此外，导电性氢阻挡层18、21，由于其膜质致密，具有不易透过氢的特征。为此在晶片面内形成能够均匀地可靠地制作的膜厚即可。此外，因比导电性氢阻挡层18、21比电阻小的导电体层19、22对配线的低电阻化做出贡献，因而希望在半导体工艺的加工的允许范围中加厚。基于以上考虑，优选导电性氢阻挡层18、21的膜厚为5～20nm，并且导电性氢阻挡层18、21在下层配线17、上层配线20占据的比例为20％以下。
此外，下层配线17和上层配线20都将导电性氢阻挡层18、21和导电体层19、22形成为相同形状(即条纹状)，但导电性氢阻挡层18、21也可以仅在覆盖电阻变化层15的区域中部分形成。
由于该第一变形例的非易失性半导体存储装置25，只要将本实施方式的非易失性半导体存储装置10中的下层配线12和上层配线16替换为层叠结构的下层配线17和上层配线20即可，因此省略关于制造方法的说明。
如上所述，本实施方式的非易失性半导体存储装置及其制造方法，通过将埋入接触孔中的电阻变化层用具有氢阻挡性的上层配线覆盖，能够防止在电阻变化层形成后的工艺中发生的因氢气引起电阻变化层被还原而产生特性变动，虽然使用现有的半导体工艺，也能够实现特性稳定的非易失性半导体存储装置。
此外，通过使上层配线形成为至少两层的层叠结构，上述至少两层是具有氢阻挡性的导电性材料构成的最下层和与该最下层相比比电阻小的导电体层，能够使上层配线整体低电阻化，因此能够抑制由配线延迟和寄生配线电阻引起的信号的劣化。
此外，上述本实施方式的效果，在以下叙述的第二至第七实施方式中同样能够发挥。
(第二实施方式)
图5是表示本发明的第二实施方式的非易失性半导体存储装置30的结构的示意性截面图。本实施方式的非易失性半导体存储装置30，相对于第一实施方式的非易失性半导体存储装置10，其不同之处在于：下层配线17和上层配线20分别由导电性氢阻挡层18、21和比该导电性氢阻挡层18、21比电阻小的导电体层19、22双层结构构成；和上层配线20的一部分被埋入接触孔14并且整体被埋入形成于层间绝缘膜13中的沟24中而形成。在上述结构的情况下，形成接触孔14和用于埋入上层配线20的沟24后，如果形成电阻变化层14和上层配线20，则由于能够自我匹配地形成上层配线20，所以能够较为容易地将存储部的形状等细微化。其结果是，能够低成本地制造具有大容量的存储部的非易失性半导体存储装置30。
此外，能够利用导电体层19、22使整体成为低电阻，能够有效地抑制脉冲信号的延迟等。其结果是，能够实现稳定且高性能的非易失性半导体存储装置30。
图6是用于说明本实施方式的非易失性半导体存储装置30的制造方法的主要工序的示意性截面图，(a)是表示在半导体基板11上形成下层配线17的状态的截面图，(b)是表示进一步形成层间绝缘膜13的状态的截面图，(c)是表示在层间绝缘膜13上形成接触孔14和埋入上层配线20的沟24后的状态的截面图，(d)是表示在接触孔14上形成电阻变化层14后的状态的图，(e)是表示在层间绝缘膜13上形成作为上层配线20的薄膜层26后的状态的截面图，(f)是表示通过CMP除去层间绝缘膜13上的薄膜层26并形成上层配线20后的状态的截面图。
首先，如图6(a)所示，在半导体基板11上，使用例如由Ti-Al-N构成的导电性材料层叠形成导电性氢阻挡层18和由铜构成的导电体层19，按照规定的图案形状通过曝光工艺和蚀刻工艺加工，形成作为用于行选择的字线的下层配线17。
而后，如图6(b)所示形成层间绝缘膜13。由于该层间绝缘膜13能够利用在第一实施方式的非易失性半导体存储装置10中说明的材料和制造方法形成，所以省略详细说明。此外，该层间绝缘膜13的厚度为用于埋入电阻变化层15和上层配线20的一部分的厚度和用于形成上层配线20的沟24的厚度相加的厚度。
而后，如图6(c)所示，用于形成上层配线20的沟24形成为相对于下层配线17交叉的形状。使用曝光工艺和蚀刻工艺能够简易实行。而后，进一步在下层配线17上的层间绝缘膜13的规定位置，即形成上层配线20时交叉的交叉区域，形成接触孔14。对此，使用曝光工序和蚀刻工艺也能够简易实行。此外，沟24和接触孔14不限于按照上述顺序形成，也可以通过曝光工艺和蚀刻工艺，形成接触孔14后形成沟24。
接着，如图6(d)所示，向接触孔14中埋入电阻变化层15。该工序例如如下实行。首先，如图6(c)所示在形成接触孔14和沟24的状态下，在整个面上形成作为电阻变化层的15的薄膜。关于该作为电阻变化层15的薄膜的形成，能够使用与第一实施方式相同的材料，以同样的工艺实行。此时，以填埋接触孔14的方式设定作为电阻变化层15的薄膜的膜厚。而后，将整个面蚀刻使仅在接触孔14中残留电阻变化层15。
由此，如图6(d)所示能够得到电阻变化层15被埋入接触孔14中的形状。此外，在稳定地进行蚀刻方面，优选在蚀刻中，使电阻变化层15与接触孔14的高度不相同，而是略微低一些地准确地埋入接触孔14中。另外，在蚀刻中，为了使附着在沟24的侧壁等的薄膜也可靠地除去，优选各向同性蚀刻。
如图6(d)所示，使电阻变化层15形成至接触孔14的规定的深度后，如图6(e)所示形成作为上层配线20的薄膜层26。在此情况下的薄膜层26形成为，在电阻变化层15一侧形成有由导电性氢阻挡材料构成的第一薄膜层27，在其上方形成有由例如铜等比电阻较小的材料构成的第二薄膜层28的层叠结构。
接着，如图6(f)所示，通过CMP将层间绝缘膜13上的薄膜层26研磨除去后，能够形成存储区域，该存储区域的形状为将电阻变化层15埋入接触孔14的规定的深度，使上层配线20的一部分同样埋入接触孔14，并且使上层配线20的整体被埋入形成于层间绝缘膜13上的沟24中。
在本实施方式的非易失性半导体存储装置30的情况下，导电性氢阻挡层21以也覆盖导电体层22的侧壁面的方式设置，即使在发生来自导电体层22的氢气扩散时也能够有效抑制。
此外，本实施方式的非易失性半导体存储装置30的制造工序不限于上述内容。例如，如图6(d)所示的电阻变化层15也可以按照以下的方法制造。即，也可以为将接触孔14开口后，将为了开口形成的光致抗蚀膜作为掩膜通过无电解电镀在接触孔14中形成埋入电阻变化层15的方法。在此情况下，优选形成为比接触孔14的高度略低。但是，在该形成方法中，电阻变化层15必须为能够电镀的材料。
此外，在第一实施方式和第二实施方式中，关于作为层间绝缘膜13使用TEOS-SiO₂和氧化硅膜等的氧化物绝缘材料的情况进行了说明，但是本发明不限于此。如图11所示，也可以使用由绝缘性的氢阻挡材料构成的层间绝缘膜13a。图11表示第一实施方式和第二实施方式的变形例的非易失性半导体存储装置的结构的示意性截面图，(a)是与第一实施方式的非易失性半导体存储装置10结构相同，在层间绝缘膜13a使用绝缘性氢阻挡材料的非易失性半导体存储装置10a的截面图，(b)是与第一实施方式的变形例的非易失性半导体存储装置25结构相同，同样在层间绝缘膜13a使用绝缘性的氢阻挡材料的非易失性半导体存储装置25a的截面图，(c)是与第二实施方式的非易失性半导体存储装置30结构相同，在层间绝缘膜13a使用绝缘性的氢阻挡材料的非易失性半导体存储装置30a的截面图。作为绝缘性的氢阻挡材料，能够使用氮化硅或者氧化氮化硅。使用上述结构时，能够进一步有效抑制由于氢气扩散等向电阻变化层15中渗透。
(第三实施方式)
图7是表示本发明的第三实施方式的非易失性半导体存储装置35的结构的示意性截面图。图7所示的非易失性半导体存储装置35与图1所示的非易失性半导体存储装置10的不同之处为，只有上层配线20由导电性氢阻挡层21、和比该导电性氢阻挡层21比电阻小的导电体层22双层结构构成。并且，将导电性氢阻挡层21设置在与电阻变化层15接触的面一侧。下层配线46为不包括导电性氢阻挡层的通常的配线。通过形成为如上所述的上层配线20，当使用例如铜(Cu)等的比导电性氢阻挡层21比电阻小的导电体层22时，能够使整体成为低电阻。由此，能够有效地抑制脉冲信号的延迟等，能够实现稳定且高性能的非易失性半导体存储装置35。即使只在上部一侧配置导电性氢阻挡层，由于半导体工艺中的氢大致从上方扩散，因此能够简便地防止电阻变化层的初期电阻的减少和偏差的增加等特性的变动。特别是，如果为具有一定的耐氢性的电阻变化层时，则能够充分防止。与在上下配线层叠导电性氢阻挡层的情况相比，仅在上层配线上层叠导电性氢阻挡层的情况下，能够更加简便地实行半导体工艺，还具有降低工艺成本的效果。
此外，如上所述，上层配线的导电性氢阻挡层21和导电体层22为相同形状，但导电性氢阻挡层21也可以仅在覆盖电阻变化层15的区域部分地形成。本实施方式的非易失性半导体存储装置35，只要在第一实施方式的非易失性半导体存储装置10中将上层配线16替换为层叠结构的上层配线20即可，因此对于制造方法省略说明。
(第四实施方式)
图8是表示本发明的第四实施方式的非易失性半导体存储装置40的结构的示意性截面图。图8所示的非易失性半导体存储装置40，与图7所示的第三实施方式的非易失性半导体存储装置35不同之处在于，在接触孔内除电阻变化层15之外，还形成有具有整流特性的二极管元件47。例如，二级管元件47优选：由金属和半导体的结构构成的肖特基二极管，由金属、半导体(绝缘体)、金属的结构构成的MSM(MIM)二极管，由P型半导体和N型半导体的连接构成的PN二极管。通过上述结构，除由导电性氢阻挡层21防止氢气的扩散的效果之外，通过将二极管元件和电阻元件串联连接，二极管元件成为选择开关，能够抑制向相邻元件的电流泄漏，实现大容量的交叉点存储器。
此外，在本实施方式中，在接触孔内形成的二极管元件47设置在电阻变化元件15和下层配线46之间，但也可以将该二极管元件47设置在电阻变化元件15和上层配线20之间。
(第五实施方式)
图9是表示本发明的第五实施方式的非易失性半导体存储装置45的结构的示意性截面图。图9所示的非易失性半导体存储装置45，与图7所示的第三实施方式的非易失性半导体存储装置35的不同之处在于：上层配线20的导电性氢阻挡层21不仅在上层配线的下表面而且在侧面也形成。由于在氢相对地较为容易扩散的上层配线和层间绝缘膜之间存在氢阻挡层，因此在使例如在上层配线的端面扩散的氢由氢阻挡层吸收的效果的基础上，还能够切实防止氢气引起的电阻变化层的还原导致的特性劣化。
接着，关于本实施方式的非易失性半导体存储装置45的制造方法，使用图10进行说明。图10A和图10B是用于说明本实施方式的非易失性半导体存储装置的制造方法的主要工序的图。图10A的(a)是表示在半导体基板11上形成有下层配线46的状态的截面图，(b)是表示进一步形成有层间绝缘膜13的状态的截面图，(c)是表示在层间绝缘膜13上形成有接触孔14的状态的截面图，(d)是表示在接触孔14形成有电阻变化层15的状态的图。此外，图10B的(a)是表示覆盖电阻变化层在整个面上形成有层间绝缘膜48的状态的截面图，(b)是表示形成用于在层间绝缘膜48埋入上层配线20的沟24的状态的截面图，(c)是表示在层间绝缘膜48上形成有作为上层配线20的薄膜层26的状态的截面图，(d)是表示通过CMP除去层间绝缘膜48上的薄膜层26形成有上层配线20的状态的截面图。
首先，如图10A(a)所示，在半导体基板11上使由铝和铜构成的导电体层成膜，按照规定的图案形状利用曝光工艺和蚀刻或者CMP工艺进行加工，形成作为用于行选择的字线的下层配线46。
接着，如图10A(b)所示形成层间绝缘膜13。由于该层间绝缘膜13能够通过在第一实施方式的非易失性半导体存储装置10中说明的材料和制造方法形成，因而省略详细说明。
接着，如图10A(c)所示，在下层配线46上的层间绝缘膜13的规定的位置，即形成上层配线20时交叉的交叉区域，形成接触孔14。对此，使用曝光工艺和蚀刻工艺能够容易地达成。
接着，如图10A(d)所示，将电阻变化层15埋入接触孔14中。该工序如下实行。首先，如图10A(c)所示在形成有接触孔14的状态下，在整个面上形成作为电阻变化层15的薄膜。关于该作为电阻变化层15的薄膜的形成，能够使用与第一实施方式同样的材料以同样的工艺实行。此时，以填埋接触孔14的方式设定作为电阻变化层15的薄膜的膜厚。之后，对整个面进行蚀刻使仅在接触孔14中残留电阻变化层15。由此，如图10A(d)所示，能够得到电阻变化层15被埋入接触孔14中的形状。
接着，如图10B(a)所示，覆盖电阻变化层15并在整个面上形成层间绝缘膜48。由于该层间绝缘膜48也能够由在第一实施方式的非易失性半导体存储装置10中所说明的材料和制造方法形成，因而省略详细说明。
接着，如图10B(b)所示，通过与下层配线46交叉，并且将电阻变化层15上的层间绝缘膜48除去，由此形成用于埋入上层配线20的沟24。对此，使用曝光工艺和蚀刻工艺就能够简易达成。
接着，如图10B(c)所示形成作为上层配线20的薄膜层26。在该情况下的薄膜层26形成为在电阻变化层15一侧形成有由导电性氢阻挡材料构成的第一薄膜层27，且在其上形成有由例如铜等比电阻较小的材料构成的第二薄膜层28的层叠结构。
接着，如图10B(d)所示，通过CMP将层间绝缘膜48上的薄膜层26研磨除去，在层间绝缘膜48上形成的沟24内形成上层配线20。在此情况下，在上层配线20的底面和侧面形成导电性氢阻挡层21。
在本实施方式的非易失性半导体存储装置45的情况下，由于导电性氢阻挡层21以也覆盖导电体层22的侧壁部的方式设置，因此即使发生来自上层配线的侧面的氢气的扩散等的情况下也能够有效抑制。
此外，本实施方式的非易失性半导体存储装置45不限于由上述制造工序制造的方法。例如，图10A(d)所示的电阻变换层15也可以使用以下方法制造。即，也可以为将接触孔14开口后，将为了该开口形成的光致抗蚀膜作为掩膜通过无电解电镀在接触孔14形成埋入电阻变化层15的方法。但是，在该形成方法中，电阻变化层15必须为能够电镀的材料。
根据以上的工序，能够制造本实施方式的非易失性半导体存储装置45的主要部分，进而能够将下层配线46和上层配线20与未图示的半导体电路连接，通过形成必要的层间绝缘膜和保护膜等制造交叉点型的非易失性半导体存储装置。
(第六实施方式)
图12是表示本发明的第三实施方式的非易失性半导体存储装置50的结构的示意性截面图。本实施方式的非易失性半导体存储装置50具有以下特征。第一，下层配线17和上层配线20分别由导电性氢阻挡层18、21和比该导电性氢阻挡层18、21比电阻小的导电体层19、22双层结构构成。第二，在接触孔14的内壁面形成有由具有氢阻挡性的绝缘性氢阻挡材料构成的侧壁23，电阻变化层15被埋入由该侧壁23形成的接触孔14的内部区域中。此外，作为该绝缘性氢阻挡材料，能够使用包含氮化硅和氧化氮化硅的任意一种的绝缘性材料。
通过上述结构，层间绝缘膜13，使用例如TEOS-SiO₂那样的低应力的材料，并且通过仅在接触孔14的内部形成具有氢阻挡性的侧壁23，能够防止氢气从电阻变化层15的侧壁部扩散。这是由于电阻变化层15的整体被具有氢阻挡性的下层配线17、上层配线20和侧壁23覆盖。
图13是用于说明本实施方式的非易失性半导体存储装置50的存储区域的主要部分的制造方法的主要工序的截面图，(a)是表示在半导体基板11上形成下层配线17、进一步形成有层间绝缘膜13的状态的截面图，(b)是表示在层间绝缘膜13上形成有接触孔14的状态的截面图，(c)是表示在接触孔14中形成有由绝缘性氢阻挡材料构成的侧壁23的状态的截面图，(d)是表示将电阻变化层15埋入接触孔14中的状态的截面图，(e)是表示形成有上层配线20的状态的截面图。
首先，在图13(a)所示的半导体基板11上，使用例如由Ti-Al-N构成的导电性材料层叠形成导电性氢阻挡层18和由铜构成的导电体层19，按照规定的图案形状通过曝光工艺和蚀刻工艺进行加工，形成作为用于行选择的字线的下层配线17。
接着，在包括该下层配线17的半导体基板11上形成层间绝缘膜13。该层间绝缘膜13由于能够通过在第一实施方式的非易失性半导体存储装置10中说明的材料和制造方法形成，因而省略详细说明。
接着，如图13(b)所示，在下层配线17上的层间绝缘膜13的规定的位置，即形成上层配线20时交叉的交叉区域，形成接触孔14。通过曝光工艺和蚀刻工艺能够简便地达成。
接着，如图13(c)所示，在形成于层间绝缘膜13的接触孔14中形成由绝缘性氢阻挡材料构成的侧壁23。例如，通过CVD法形成氮化硅或者氧化氮化硅之后，通过适当地设定干蚀刻条件，能够仅在接触孔14的内壁面形成由氮化硅膜或者氧化氮化硅膜构成的侧壁23。具体来说，通过CVD法形成氮化硅膜，例如使用CHF3气体以付与各向异性的条件实行干蚀刻时，由于除了吸附在接触孔14的内壁面的氮化硅膜之外，吸附在其他区域的氮化硅膜被蚀刻了，因此能够在接触孔14中形成由氮化硅膜构成的侧壁23。
接着，如图13(d)所示，将电阻变化层15埋入由侧壁23形成的接触孔14的内部区域中。由于该工序能够使用与在第一实施方式的非易失性半导体存储装置10的制造方法中说明的方法相同的方法，因而省略说明。
接着，如图13(e)所示，形成上层配线20。该上层配线20由在与电阻变化层15接触的面一侧形成导电性氢阻挡层21，并在该膜上形成有比电阻较小的导电体层22的双层结构构成。
根据以上的工序，能够制造本实施方式的非易失性半导体存储装置50。在上述结构的非易失性半导体存储装置50的情况下，电阻变化层15的上下表面被下层配线17和上层配线20覆盖，并且侧面部分被由绝缘性氢阻挡材料构成的侧壁23覆盖。因此，在已制造存储部后的工序中，例如在层间绝缘膜的形成和钝化膜的形成等中，即使产生氢气，也能够有效地抑制因其向电阻变化层15扩散而渗透。
此外，在由氮化硅膜等形成层间绝缘膜13的情况下，容易产生因应力增大导致的不良状况。但是，在本实施方式的情况下，由于层间绝缘膜使用例如低应力的TEOS-SiO₂膜，仅在接触孔14的内壁面形成氮化硅膜，因此能够减小整体的应力，抑制基于应力产生的不良状况。在使用上述低应力的层间绝缘膜的情况下，即使在电阻变化层15形成后进行暴露在氢气气氛中的工序，也能够有效防止电阻变化层15的特性的劣化。此外，为了防止配线延迟使用的低电介率的层间绝缘膜，例如掺氟氧化膜(FSG)由于在成膜过程中产生氢成为强还原气氛，但是即使在使用这样的层间绝缘膜的情况下也能够防止电阻变化层15的特性劣化。进而，也能够维持原样地使用通常的半导体工艺。
(第七实施方式)
图14是表示本发明的第四实施方式的非易失性半导体存储装置55的主要部分的结构的示意性截面图。本实施方式的非易失性半导体存储装置55，其特征在于将存储部多层地层叠的结构。
即，该非易失性半导体存储装置55将半导体基板11；在该半导体基板11上形成的下层配线；在包括下层配线的半导体基板11上形成的层间绝缘膜；被埋入在层间绝缘膜的规定位置上形成的接触孔中，且与下层配线连接的电阻变化层和与电阻变化层连接在层间绝缘膜上形成的上层配线作为层叠单位，具备N(N为2以上的整数)层该层叠单位。而且，在本实施方式中，N＝3。
并且，第(M-1)(M为2以上N以下的整数)层叠单位的上层配线和第M层叠单位的下层配线能够共用。此外，各个层叠单位的下层配线和上层配线相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层和夹持电阻变化层的下层配线与上层配线构成存储部，下层配线和上层配线由至少包括导电性氢阻挡层的结构构成。
以下，根据图14说明具体的结构。本实施方式的非易失性半导体存储装置55，关于第一层的结构，与第一实施方式的非易失性半导体存储装置10基本相同。但是，不同之处在于：为了使第二层的上层配线162与半导体基板11上的连接配线41连接，在接触孔中形成埋入导体42，在该埋入导体42上形成连接电极43。此外，在该第一层叠单位上，设置有与第一层叠单位相同结构的第二层叠单位和第三层叠单位。
第一层叠单位的上层配线161和第二层叠单位的下层配线能够共用。因此，以下对于第一层叠单位进行说明的情况下，称为上层配线161，对于第二层叠单位进行说明的情况下，称为下层配线161。此外，第一层叠单位的下层配线121和上层配线161隔着层间绝缘膜131相互交叉形成，在其交叉区域形成有接触孔，通过电阻变化层151和夹持电阻变化层151的下层配线121和上层配线161构成存储部。并且，下层配线121和上层配线161至少包括导电性氢阻挡层。
第二层叠单位的上层配线162和第三层叠单位的下层配线能够共用。因此，以下关于第二层叠单位进行说明的情况下，称为上层配线162，关于第三层叠单位进行说明的情况下，称为下层配线162。另外，第二层叠单位的下层配线161和上层配线162相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层152和夹持电阻变化层152的下层配线161和上层配线162构成存储部。并且，下层配线161和上层配线162至少包括导电性氢阻挡层。
另一方面，由于不存在第四层叠单位，第三层叠单位的上层配线163不能够共用。第三层叠单位的下层配线162和上层配线163相互交叉形成，在其交义区域形成有接触孔，由电阻变化层153和夹持电阻变化层153的下层配线162和上层配线163构成存储部。下层配线162和上层配线163关于至少包括导电性氢阻挡层这一点，与第一和第二层叠单位相同。
此外，在第二层叠单位和第三层叠单位，形成有层间绝缘膜132、133。进而，在第二层叠单位，为了使该层叠单位的上层配线162与半导体基板11上的连接配线41连接，在接触孔形成埋入导体44并与连接电极43连接。
此外，本实施方式的非易失性半导体存储装置55的情况下，第一至第三层叠单位的下层配线和上层配线由导电性单一的具有氢阻挡性的材料形成。
通过上述结构，能够获得三次元地层叠构成大容量的存储部，并且在形成层叠单位的工序和之后的层间绝缘膜或钝化膜等的形成工序中，即使产生氢气也能够大幅度抑制特性变动的交叉点型非易失性半导体存储装置55。
图15是用于说明本实施方式的非易失性半导体存储装置55的制造方法的主要工序的截面图，(a)是形成有第一层叠单位的状态的截面图，(b)是第二层叠单位的上层电极形成前的状态的截面图，(c)是已形成有第二层叠单位的上层电极的状态的截面图，(d)是形成有第三层叠单位的状态的截面图。
如图15(a)所示，在半导体基板11上，形成第一层叠单位。由于该工序与第一实施方式的非易失性半导体存储装置10的制造方法大致相同，因而省略说明。但是，为了使第二层的上层配线162与半导体基板11上的连接配线41连接，在层间绝缘膜131上形成接触孔，关于在该接触孔设置埋入导体42的工序、在该埋入导体42上设置连接电极43的工序、和使下层配线162连接在连接电极43的工序，是在第一实施方式的制造工序中不存在的工序。但是，由于关于上述工序，使用通常的半导体工艺即可，因此省略说明。
接着，如图15(b)和(c)所示，制造第二层叠单位。在此情况下，与第一层叠单位相同形成埋入导体44，设置与连接电极43连接的工序，关于该工序与第一层叠单位相同。由此如图15(c)所示，形成第二层叠单位。
接着，如图15(d)所示，形成第三层叠单位。该第三层叠单位的制造工序与第一实施方式的非易失性半导体存储装置10的情况相同即可。此外，如上所述各层叠单位的下层配线和上层配线交叉配置，在交叉区域形成电阻变化层。此外，如图15所示，作为第二层叠单位的上层配线162并且是第三层叠单位的下层配线162的配线，通过埋入导体42、44和连接电极43被连接至连接配线41，与未图示的半导体电路连接。此外，作为第二层叠单位的下层配线161并且是第一层叠单位的上层配线161的配线，在未图示的区域与半导体电路连接。同样，第一层叠单位的下层配线121也在未图示的区域与半导体电路连接。
根据以上的制造工序，能够制造本实施方式的非易失性半导体存储装置55。此外，在本实施方式中，关于N＝3的三层结构进行了说明，但是关于N的值没有特定限制，在半导体工艺中能够允许的范围内也可以为十层或者二十层。关于该层叠数，比较配线间距和光刻的聚焦界限等与工艺成本从而设定最合适的层叠数。
图16是表示本实施方式的变形例的非易失性半导体存储装置的结构的示意性截面图，(a)是下层配线和上层配线由层叠导电性氢阻挡层和比电阻比该导电性氢阻挡层小的导电体层的结构构成的非易失性半导体存储装置60的截面图，(b)是进一步使上层配线的一部分被埋入接触孔并且整体被埋入在形成于层间绝缘膜中的沟中而形成的非易失性半导体存储装置70的截面图，(c)是在接触孔的内壁形成有由具有氢阻挡性的绝缘性氢阻挡材料构成的侧壁的非易失性半导体存储装置80的截面图。
图16(a)所示的非易失性半导体存储装置60，以第一实施方式的变形例的非易失性半导体存储装置25的结构为基础。该非易失性半导体存储装置60，关于第一层的结构与第一实施方式的变形例的非易失性半导体存储装置25基本相同。但是不同之处在于：为了将第二层的上层配线202与半导体基板11上的连接配线41连接，在接触孔形成埋入导体42，在该埋入导体42上形成连接电极43。此外，在该第一层叠单位上，能够设置与第一层叠单位相同结构的第二层叠单位和第三层叠单位。
第一层叠单位的上层配线201和第二层叠单位的下层配线能够共用。因此，以下在关于第一层叠单位说明的情况下，称为上层配线201，在关于第二层叠单位说明的情况下，称为下层配线201。此外，第一层叠单位的下层配线171和上层配线201相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层151和夹持电阻变化层151的下层配线171和上层配线201构成存储部。此外，下层配线171由导电性氢阻挡层181和比电阻比其小的导电体层191的双层结构形成。此外，上层配线201由在分别与电阻变化层151、152接触的面一侧形成导电性氢阻挡层211、213，并以被上述两层夹持的方式形成导电体层212的三层结构构成。
第二层叠单位的上层配线202和第三层叠单位的下层配线能够共用。因此，以下在关于第二层叠单位进行说明的情况下，称为上层配线202，关于第三层叠单位进行说明的情况下，称为下层配线202。此外，第二层叠单位的下层配线201和上层配线202相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层152和夹持该电阻变化层152的下层配线201和上层配线202构成存储部。此外，上层配线202与下层配线201相同，由在分别与电阻变化层152、153接触的面一侧形成导电性氢阻挡层221、223，并以被上述两层夹持的方式形成导电体层222的三层结构构成。
另一方面，由于不存在第四层叠单位，第三层叠单位的上层配线203不能共用。第三层叠单位的下层配线202和上层配线203相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层153和夹持该电阻变化层153的下层配线202和上层配线203构成存储部。上层配线203由导电性氢阻挡层231和比电阻比其小的导电体层232的双层结构形成。
此外，在第二层叠单位和第三层叠单位，形成有层间绝缘膜132、133。并且，在第二层叠单位，为了使该层叠单位的上层配线202与半导体基板11上的连接配线41连接，在接触孔形成埋入导体44并与连接电极43连接。此外，连接配线41用与第一层叠单位的下层配线171相同的材料形成，连接电极43用与第一层叠单位的上层配线201相同的材料形成，但是不一定必须使用相同的材料。
根据上述结构，能够获得三次元层叠构成大容量的存储部，并且在形成层叠单位的工序和之后的层间绝缘膜或钝化膜等的形成工序中，即使产生氢气也能够大幅度抑制特性变动的交叉点型非易失性半导体存储装置60。
图16(b)所示的非易失性半导体存储装置70，以第二实施方式的非易失性半导体存储装置30的结构为基础。该非易失性半导体存储装置70，关于第一层的结构与第二实施方式的变形例的非易失性半导体存储装置30基本相同。并且，在该第一层叠单位，能够以与第一层叠单位相同的结构设置第二层叠单位和第三层叠单位。
第一层叠单位的上层配线201和第二层叠单位的下层配线能够共用。因此，以下在关于第一层叠单位进行说明的情况下，称为上层配线201，在关于第二层叠单位进行说明的情况下，称为下层配线201。此外，第一层叠单位的下层配线171和上层配线201相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层151和夹持电阻变化层151的下层配线171与上层配线201构成存储部。
下层配线171由导电性氢阻挡层181和比电阻比其小的导电体层191的双层结构构成。此外，上层配线201由在分别与电阻变化层151、152接触的面一侧形成导电性氢阻挡层211、213，以被上述两层夹持的方式形成导电体层212的三层结构构成。此外，上层配线201的一部分被埋入接触孔，并且其整体被埋入形成于层间绝缘膜131中的沟中而形成。
第二层叠单位的上层配线202和第三层叠单位的下层配线能够共用。因此，以下关于第二层叠单位进行说明的情况下，称为上层配线202，关于第三层叠单位进行说明的情况下，称为下层配线202。此外，第二层叠单位的下层配线201和上层配线202相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层152和夹持该电阻变化层152的下层配线201与上层配线202构成存储部。并且，上层配线202与下层配线201相同，由在分别与电阻变化层152、153接触的面一侧形成导电性氢阻挡层221、223，以被上述两层夹持的方式形成导电体层222的三层结构构成。进一步，上层配线202的一部分被埋入接触孔，并且其整体被埋入形成于层间绝缘膜132中的沟中而形成。
另一方面，由于第四层叠单位不存在，第三层叠单位的上层配线204不能共用。但是，第三层叠单位的下层配线202和上层配线204相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层153和夹持该电阻变化层153的下层配线202和上层配线204构成存储部。并且，上层配线204由导电性氢阻挡层231、233和比电阻比其小的导电体层232的三层结构构成。并且，该上层配线204的一部分被埋入接触孔，并且其整体被埋入形成于层间绝缘膜133中的沟中。
此外，在第二层叠单位和第三层叠单位，形成有层间绝缘膜132、133。此外，在上述层间绝缘膜132、133，为了使第二层叠单位的上层配线202与半导体基板11上的连接配线411连接，设置接触孔，在该接触孔中形成埋入导体45并直接与连接配线41连接。
根据上述结构，能够获得三次元层叠构成大容量的存储部，并且在形成层叠单位的工序和之后的层间绝缘膜或钝化膜等形成工序中，即使产生氢气也能够大幅度抑制特性变动的交叉点型非易失性半导体存储装置70。
图16(c)所示的非易失性半导体存储装置80以第三实施方式的非易失性半导体存储装置50的结构为基础。该非易失性半导体存储装置80，关于第一层的结构与第六实施方式的非易失性半导体存储装置50基本相同。但是其不同之处在于：为了使第二层的上层配线202与半导体基板11上的连接配线41连接，在接触孔形成埋入导体42，在该埋入导体42上形成有连接电极43。此外，在该第一层叠单位上，能够设置与第一层叠单位相同结构的第二层叠单位和第三层叠单位。
第一层叠单位的上层配线201和第二层叠单位的下层配线能够共用。因此，以下在关于第一层叠单位进行说明的情况下，称为上层配线201，关于第二层叠单位进行说明的情况下，称为下层配线201。此外，第一层叠单位的下层配线171和上层配线201相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层151和夹持电阻变化层151的下层配线171与上层配线201构成存储部。此外，下层配线171由导电性氢阻挡层181和比电阻比其小的导电体层191的双层结构构成。此外，上层配线201由在分别与电阻变化层151、152接触的面一侧形成导电性氢阻挡层211、213，以被上述两层夹持的方式形成导电体层212的三层结构构成。
第二层叠单位的上层配线202和第三层叠单位的下层配线能够共用。因此，以下在关于第二层叠单位进行说明的情况下，称为上层配线202，关于第三层叠单位进行说明的情况下，称为下层配线202。此外，第二层叠单位的下层配线201和上层配线202相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层152和夹持该电阻变化层152的下层配线201与上层配线202构成存储部。并且，上层配线202与下层配线201相同，由在分别与电阻变化层152、153接触的面一侧形成导电性氢阻挡层221、223，以被上述两层夹持的方式形成导电体层222的三层结构构成。
另一方面，由于第四层叠单位不存在，第三层叠单位的上层配线203不能共用。但是，第三层叠单位的下层配线202和上层配线203相互交叉形成，在其交叉区域形成有接触孔，由电阻变化层153和夹持该电阻变化层153的下层配线202与上层配线203构成存储部。上层配线203由导电性氢阻挡层231和比电阻比其小的导电体层232的双层结构构成。
此外，在第二层叠单位和第三层叠单位，形成有层间绝缘膜132、133。并且，在第二层叠单位，为了使该层叠单位的上层配线202与半导体基板11上的连接配线41连接，在接触孔形成埋入导体44并与连接电极43连接。此外，连接配线41用与第一层叠单位的下层配线171相同的材料形成，连接电极43用与第一层叠单位的上层配线201相同的材料形成，但不一定必须使用相同材料。此外，在各个接触孔的内壁面，形成有由绝缘性氢阻挡材料构成的侧壁23。
由上述结构构成的非易失性半导体存储装置60、70、80，三次元层叠构成大容量的存储部，并且在形成层叠单位的工序和之后的层间绝缘膜或钝化膜等的形成工序中，即使产生氢气也能够大幅度抑制特性变动。
此外，在图16中，对于N＝3的情况进行了说明，本发明不限于此，也可以使N＝2或4以上。并且，在本实施方式的非易失性半导体存储装置55和变形例的非易失性半导体存储装置60、70、80中，第一实施方式所说明的层间绝缘膜131、132、133也可以分别由绝缘性的氢阻挡材料形成。或者，仅对于第一层叠单位的层间绝缘膜131，或者仅对于第一层叠单位的层间绝缘膜131和第二层叠单位的层间绝缘膜132，使用绝缘性的氢阻挡材料形成。
由上述说明，对于本行业的从业者，本发明的众多其他改良和其他实施方式是明显的。因此，上述说明应仅作为示例解释，目的在于向从业者展示实行本发明的最优的方式。在不脱离本发明的主旨的基础上，能够实际变更其结构和/或功能的具体内容。
本发明的非易失性半导体存储装置，由于能够实现高速化和高集成化，例如作为用于个人计算机或携带电话等的电子机器的非易失性半导体存储装置等十分有效。
本发明的非易失性半导体存储装置的制造方法，由于能够实现高速化和高集成化，例如作为用于个人计算机或携带电话等电子机器的非易失性半导体存储装置的制造方法十分有效。