静电放电保护半导体器件及其制造方法 本申请基于35U.S.C119要求第10-2008-0097104号(于2008年10月2日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
【技术领域】
本发明涉及一种半导体器件，更具体地，涉及一种静电放电保护半导体器件及其制造方法，其中，通过保护衬底和栅氧化层之间的界面免受损伤，以减小异常漏电流(abnormal leakage current)。
背景技术
本发明实施例涉及一种电子器件。本发明的一些实施例涉及一种半导体器件(例如，静电放电保护半导体器件)及其制造方法。
近来，半导体器件(诸如高压半导体器件)已经在包括液晶显示器(LCD)、集成电路(IC)等技术的各种应用中取得了广泛的发展和应用。用于高压半导体器件的电压可以高达约30V。因此，高压半导体器件可能遭受到由高电压和/或高电流导致的物理损伤，其中，高电压和/或高电流由例如静电放电脉冲产生。
静电放电保护半导体器件可以用来保护高压半导体器件免受静电放电脉冲。静电放电保护半导体器件通常需要一个相对高的触发电压和/或维持电压，该维持电压在半导体器件的操作电压中增大。包括二极管的静电放电保护半导体器件可以用在需要相对高的触发电压和/或维持电压的操作区(operation region)，但也可以需要基本上相对大的区域。为了强调尺寸效率，可以将栅极接地(grounded gate)MOSFET(金属氧化物半导体场效应晶体管)用作静电放电保护半导体器件。然而，对栅极接地MOSFET来说，很难获得相对高的维持电压和/或电流。
图1是示出了可以用于静电放电保护的栅极接地MOSFET的截面图。参照图1，静电放电保护的栅极接地MOSFET可以包括形成在衬底101中和/或上方的栅极110。栅极接地MOSFET可以包括形成在栅极110一侧上的衬底101的预定区域中和/或上方的源极区104。栅极接地MOSFET还可以包括形成在栅极110相对侧上的衬底101的预定区中和/或上方的漏极区105。栅极110可以是多层的，并且可以包括栅极氧化层102和/或栅电极103。栅电极103和源极区104可以被连接至接地端120。漏极区105可被连接至衬垫130。
在操作中，当向衬垫130施加静电时，相对高的电压可以被施加到漏极区105和衬底101。施加的相对高的电压可以产生来自碰撞电离(impact ionization)的衬底电流(substrate current)，并且寄生双极性晶体管(parasitic bipolar transistor)109可以被形成和/或操作。例如，电场可以集中在耗尽区(depletion region)106上方，从而在位于邻近耗尽区106的衬底101中的电子可以被提供给漏极区105以产生碰撞电离。结果，可能发生雪崩击穿(avalanchbreakdown)，由碰撞电离产生的霍尔(Hall)电流107可以流向衬底101的体端(bulk terminal)108。当霍尔(Hall)电流107流向体端108时，在体端108中可以产生电势差，寄生双极晶体管109可以被操作。从而，可以触发静电放电保护的栅极接地MOSFET。
在静电放电保护的栅极接地MOSFET被触发后，大部分电流可以集中地供给漏极表面。可以在下部边缘栅极区111中和/或邻近相对高浓度的漏极区形成相对高的电场。从而，在那里会产生热。而且，在下部边缘栅极区111中被碰撞电离的电子和空穴可能损耗衬底101和栅极氧化层102之间的界面，从而可能产生漏电流。因此，需要一种可以保护衬底和栅极氧化层之间的界面免受损伤并且可以降低异常漏电流的电子器件，该电子器件包括诸如静电放电保护半导体器件的半导体器件。
【发明内容】
本发明实施例涉及一种静电放电保护半导体器件及其制造方法。根据本发明实施例，静电放电保护半导体器件可以通过分散集中施加到漏极区和衬底之间的结和/或衬底和栅极氧化层之间的界面的热量和/或电流使其能够安全操作。
本发明实施例涉及一种静电放电保护半导体器件。根据本发明实施例，静电放电保护半导体器件可以包括衬底和栅极。在本发明实施例中，栅极可以包括栅极氧化层和栅电极，并且在衬底中和/或上方可以是多层的。在本发明实施例中，源极区可以形成在栅极一侧的衬底的预定区中和/或上方。根据本发明实施例，多个漏极区可以形成在衬底中和/或上方，并且可以是顺序多层的。在本发明实施例中，一个或一个以上漏极区可以相对于源极区在垂直方向上形成在栅极的相对侧中和/或上方。在本发明实施例中，至少一个漏极区可以与栅极在水平方向上重叠。
根据本发明实施例，至少一个漏极区可以与栅极在水平方向上重叠，以便重叠的区域朝着衬底的下部区域方向增大。在本发明实施例中，多个漏极区可以包括相对于源极区形成在栅极的相对侧上的衬底中和/或上方的第一漏极区。在本发明实施例中，可以比第一漏极区基本相对深地形成第二漏极区，并且第二漏极区可以与栅极在水平方向上部分重叠。
根据本发明实施例，静电放电保护半导体器件可以包括形成在衬底中和/或上方的第一导电型第一阱。在本发明实施例中，源极区、第一漏极区和第二漏极区可以形成在第一导电型的第一阱中。在本发明实施例中，第一漏极区可以与栅极部分重叠。在本发明实施例中，第一漏极区和栅极之间的重叠区域可以基本上大于第二漏极区和栅极之间的重叠区域。
根据本发明实施例，静电放电保护半导体器件可以包括邻近源极区形成的第一导电型第二阱，并且该第二阱可以与邻近源极区地栅极的预定区重叠。在本发明实施例中，掺入到第二漏极区中的杂质浓度基本上高于掺入到第一漏极区中的杂质浓度。
本发明实施例涉及一种制造静电放电保护半导体器件的方法。根据本发明实施例，一种方法可以包括通过在衬底中选择性地注入第一导电型杂质离子来形成第一导电型第一阱。该方法可以包括通过在第一阱中选择性地注入第二导电型杂质离子来形成至少一个下部漏极区。在本发明实施例中，至少一个下部漏极区在第一导电型第一阱中和/或上方可以是多层的，并且可以与第一阱的表面隔开预定的距离。该方法可以包括在衬底中和/或上方形成栅极。在本发明实施例中，栅极可以与至少一个下部漏极区的预定区在水平方向上重叠。该方法可以包括在第一阱的表面中和/或上方形成接触至少一个下部漏极区的上部区域的上部漏极区。在本发明实施例中，形成上部漏极区可以包括利用栅极作为离子注入掩模在第一阱中注入第二导电型杂质离子。
根据本发明实施例，形成至少一个下部漏极区可以在水平方向上从其顶部向下增大其区域。在本发明实施例中，形成至少一个下部漏极区可以包括通过在第一阱中选择性地注入第二导电型杂质离子来形成第一漏极区。在本发明实施例中，形成至少一个下部漏极区可以包括通过在第一阱中选择性地注入第二导电型杂质离子来在第一阱的表面中和/或上方形成延伸至与第一漏极的上部区域接触的第二漏极区。
根据本发明实施例，形成栅极可以包括在衬底中和/或上方形成栅极。在本发明实施例中，形成栅极可以包括形成分别与第一和/或第二漏极区的预定区域重叠、或与第一漏极区的预定区重叠而与第二漏极区不重叠的栅极。在本发明实施例中，该方法可以包括先于栅极而邻近源极区在第一阱中和/或上方形成具有比第一阱浓度高的第二阱，以便第二阱可以与第一和第二漏极区分隔开。
本发明实施例涉及多个沟道，这些沟道的长度可以根据深度减小，以便在施加静电时工作的(operating)寄生双极性晶体管的增益可以根据深度而增大。在本发明实施例中，在施加静电时产生的电流和/或电场可以向深度方向分散。电流和/或电场这样的分散可以防止对衬底和栅极氧化层之间的界面的损伤，并且可以降低异常漏电流，这会获得高ESD保护特性。
【附图说明】
实例图1是示出了静电放电保护的栅极接地MOSFET的截面图。
实例图2是示出了根据本发明实施例的静电放电保护半导体器件的截面图。
实例图3是示出了根据本发明实施例的静电放电保护半导体器件的截面图。
实例图4是示出了根据本发明实施例的静电放电保护半导体器件的截面图。
实例图5A至图5C是示出了根据本发明实施例的形成静电放电保护半导体器件的过程截面图。
实例图6A至图6D是示出了根据本发明实施例的形成静电放电保护半导体器件的过程截面图。
实例图7A至图7D是示出了根据本发明实施例的形成静电放电保护半导体器件的过程截面图。
实例图8示出了根据本发明实施例的静电放电保护半导体器件的电流电压特性。
实例图9是一个曲线图，该曲线图示出了在将静电脉冲电流施加至连接到静电放电保护半导体器件的衬垫之后，流向根据本发明实施例的静电放电保护器件的漏电流。
【具体实施方式】
本发明实施例涉及一种静电放电保护半导体器件。参照实例图2，静电放电保护半导体器件200可以包括栅极210、源极区215、第一漏极区220和第二漏极区225。根据本发明实施例，栅极210可以包括栅极氧化层205和栅电极207，并且在衬底201中和/或上方可以是多层的。在本发明实施例中，源极区215可以形成在栅极210一侧上的衬底201的预定区域中和/或上方。在本发明实施例中，第一漏极区220可以形成在栅极210相对侧上的衬底201的预定区中和/或上方。
根据本发明实施例，可以将第二漏极区225连接至第一漏极区220的下部区域。在本发明实施例中，与第一漏极区220相比，可以相对深地形成第二漏极区225，并且第二漏极区225可以与栅极210的布局在水平方向上部分重叠。根据本发明实施例，源极区215、第一漏极区220和/或第二漏极区225可以形成在p型阱213中，其中p型阱213形成在衬底201中和/或上方。
根据本发明实施例，相对于衬底201，第一漏极区220可以与栅极210水平重叠，但本发明实施例并不限于这样的结构。在本发明实施例中，第一漏极区220可以与栅极210部分重叠。在本发明实施例中，第一漏极区220和栅极210之间的重叠区域基本上比第二漏极区225和栅极210之间的重叠区域小。
参照图2，源极区215和第一漏极区220之间的第一沟道基本上比源极区215和第二漏极区225之间的第二沟道长。在本发明实施例中，第一沟道指的是源极区215和第一漏极区220之间的p型阱213的区域。在本发明实施例中，第二沟道指的是源极区215和第二漏极区225之间的p型阱213的区域。
根据本发明实施例，当将静电供给衬垫240时，可以在静电放电保护半导体器件中形成和/或操作包括源极区215、第一沟道和第一漏极区220的第一寄生双极性晶体管。在本发明实施例中，当将静电供给衬垫240时，可以形成和/或操作包括源极区215、第二沟道、第二漏极区225和第一漏极区220的第二寄生双极性晶体管。在本发明实施例中，源极区215可以对应于第一和第二寄生双极性晶体管的发射极、p型阱213可以对应于基极，而第一和第二漏极区220和225可以分别对应于集电极。
根据本发明实施例，与第一寄生双极性晶体管相比，可以相对深地形成第二寄生双极性晶体管，与第一沟道相比，第二沟道的长度相对较小。在本发明实施例中，第二寄生双极性晶体管的基极基本上比第一寄生双极晶体管的基极窄。根据本发明实施例，基极的宽度越小，电子器件运行得越好。在本发明实施例中，第二寄生双极性晶体管的增益可以基本上相对大于第一寄生双极性晶体管的增益。
根据本发明实施例，与掺入到第一漏极区220和形成在衬底201中和/或上方的p型阱213中的杂质相比，掺入到第二漏极区225中的杂质浓度可以相对较高。在本发明实施例中，掺入到p型阱213中的杂质浓度可以大约在1E16/cm3至1E18/cm3之间。在本发明实施例中，掺入到第一漏极区的杂质浓度可以大约在1E16/cm3至1E19/cm3之间，而掺入到第二漏极区的杂质浓度可以大约在1E17/cm3至1E20/cm3之间。
根据本发明实施例，可以将源极区215连接至接地端230，而可以将第一漏极区220连接至衬垫(pad)240。根据本发明实施例，静电放电保护半导体器件200可以进一步包括电阻。在本发明实施例中，可以将电阻连接(contact)在第一漏极区220和衬垫240之间以在例如静电流向衬垫240的初期产生用于第一漏极区220的触发(triggering)。
本发明实施例涉及一种制造静电放电保护半导体器件的方法。实例图5A至图5C是示出了根据本发明实施例形成静电放电保护半导体器件的过程的截面图。参照图5A，可以在衬底500中或上方选择性地注入例如p型杂质离子的第一导电型杂质离子。根据本发明实施例，选择性的注入可以形成第一导电型第一阱501，例如p型阱。在本发明实施例中，可以在p型阱501中选择性地注入例如N型杂质离子的第二导电型杂质离子以形成第二漏极区510。
根据本发明实施例，可以在衬底500上方实施光刻工艺以形成第一光抗蚀图样(first photo resist pattern)505。在本发明实施例中，通过使用第一光抗蚀图样505作为掩模，可以在衬底500中和/或上方注入n型杂质离子。在本发明实施例中，第二漏极区510可以形成在p型阱501的预定区中。根据本发明实施例，第二漏极区510可以形成在p型阱501的预定区内，并且可以与p型阱501的表面隔开预定的距离。
参照图5B，根据本发明实施例，可以在例如灰化工艺(ashingprocess)中去除第一光抗蚀图样505。在本发明实施例中，栅极520可以形成在衬底500上方，并且可以在水平方向上与第二漏极区510的预定区域(d1)重叠。在本发明实施例中，栅极520可以是多层的，并且可以包括栅极氧化层512和/或栅电极514，根据本发明实施例，栅极520可以与第二漏极区510的预定区重叠。在本发明实施例中，可以在衬底500上方例如顺序形成氧化层和栅极多晶硅(gate poly)，并且可以将氧化层和栅极多晶硅两者图样化以与第二漏极区510的预定区重叠。在本发明实施例中，然后可以形成栅极520。
根据本发明实施例，通过利用栅极520作为离子注入掩模，可以在p型阱501中注入例如n型杂质离子的第二导电型杂质离子以形成第一漏极区530和源极区525。在本发明实施例中，第一漏极区530可以从p型阱501的表面延伸至与第二漏极区510的上部区域接触。在本发明实施例中，通过例如调整杂质离子注入角度，第一漏极区530可以与栅极520部分重叠或者不重叠。参照图5C，第一漏极区530可以与栅极520不重叠。然而，当存在第一漏极区530与栅极520重叠的区域时，该重叠部分基本上相对大于第二漏极区510和栅极520之间的重叠部分，反之亦然。
本发明实施例涉及一种静电放电保护半导体器件。参照图3，静电放电保护半导体器件300可以包括栅极210、源极区315、第一漏极区310、第二漏极区320和第三漏极区330。根据本发明实施例，栅极210可包括栅极氧化层205和栅电极207，并且在衬底301中或上方可以是多层的。在本发明实施例中，源极区315可以形成在栅极210一侧上的衬底301的预定区中和/或上方。在本发明实施例中，第一漏极区310、第二漏极区320和/或第三漏极区330可以形成在栅极210相对侧上的衬底301的预定区中和/或上方。在本发明实施例中，例如p型阱305的第一导电型阱可以形成在衬底301中和/或上方。
根据本发明实施例，第一漏极区310可以形成在衬底301的表面中和/或上方，并且可以与栅极210和/或p型阱305隔开预定的距离。在本发明实施例中，可以将第一漏极区310连接至衬垫240。在本发明实施例中，第二漏极区320可以接触栅极210和/或第一漏极区310，并且可覆盖栅极210和第一漏极区310之间的区域和/或第一漏极区310的下部区域。根据本发明实施例，第二漏极区320的端部可以接触栅极210的下部区域而形成，并且可以在水平方向上与栅极210部分重叠。
根据本发明实施例，第三漏极区330可以形成在第二漏极区320下方的p型阱305上和/或上方，并且可以与第二漏极区320接触。在本发明实施例中，第三漏极区可以与栅极210在水平方向上部分重叠。在本发明实施例中，当第二漏极区320与栅极210部分重叠时，与第二漏极区320相比，第三漏极区330与栅极210重叠更多以便第三漏极区330更邻近于源极区315。在本发明实施例中，第二漏极区320可以包括与第一漏极区310基本相似或相同的导电类型，例如n型，并且可以以低于第一漏极区310的杂质浓度而形成。
根据本发明实施例，第一沟道可以指源极区315和第二漏极区320之间的p型阱305区。在本发明实施例中，第二沟道可以指源极区315和第三漏极区330之间的p型阱305区。在本发明实施例中，当将静电供给衬垫240时，可以形成和/或操作包括源极区315、第一沟道、第二漏极区320和第一漏极区310的第一寄生双极性晶体管。在本发明实施例中，可以形成和/或操作包括源极区315、第二沟道、第三漏极区330、第二漏极区320和第一漏极区310的第二寄生双极性晶体管。根据本发明实施例，可以比第一寄生双极性晶体管更深地形成第二寄生双极性晶体管，并且第二寄生双极性晶体管的增益可以比第一寄生双极性晶体管的增益大。
本发明实施例涉及一种制造静电放电保护半导体器件的方法。实例图6A至6D是示出了根据本发明实施例形成静电放电保护半导体器件的过程的截面图。参照图6A，可以在衬底600中和/或上方选择性地注入例如p型杂质离子的第一导电型杂质离子以形成第一型阱，例如，p型阱601。在本发明实施例中，可以在p型阱601中和/或上方选择性地注入例如n型杂质离子的第二导电型杂质离子以形成第一漏极区610。
根据本发明实施例，可以在衬底600上方实施光刻工艺。在本发明实施例中，可以形成光抗蚀图样，通过利用光抗蚀图样作为掩模，可以在衬底600中和/或上方注入n型杂质离子。在本发明实施例中，可以在p型阱601中和/或上方形成第一漏极区610。在本发明实施例中，第一漏极区610可以形成在p型阱601的预定区中和/或上方，并且可以与p型阱601的表面隔开预定的距离。
参照图6B，可以在p型阱601中和/或上方选择性地注入第二导电型杂质离子以形成在第一漏极区610中和/或上方的第二漏极区615。根据本发明实施例，第二漏极区615可以从衬底600的p型阱601的表面延伸至与第一漏极区610的上部区域相接触。在本发明实施例中，可以在衬底600上方实施光刻工艺以形成光抗蚀图样。在本发明实施例中，可以在衬底600中和/或上方选择性地注入n型杂质离子。根据本发明实施例，可以将光抗蚀图样用作掩模，第二漏极区615可以形成在第一漏极区610中和/或上方。在本发明实施例中，可以在水平方向上基本上相对小于第一漏极区610的延伸区来形成第二漏极区615。
根据本发明实施例，可以在p型阱601(例如第一阱601)中和/或上方选择性地注入低浓度第二导电型杂质离子。在本发明实施例中，相对于第一阱601具有较低浓度的p型阱(例如，第二阱612)可以形成在第一阱601的预定区域中，并且分别与第一漏极区610和第二漏极区615隔开预定的距离。参照图6C，栅极625可以分别与第一漏极区610和第二漏极区615部分重叠，并且与形成在衬底600中和/或上方的第二阱612部分重叠。然而，根据本发明实施例，栅极625可以与第一漏极区610部分重叠，而可以与第二漏极区615不重叠。
参照图6C，栅极625可以包括栅极氧化层622和栅电极624，并且可以是顺序多层的。在本发明实施例中，可以在衬底600中和/或上方例如顺序形成氧化层和栅极多晶硅。在本发明实施例中，可以图样化栅极氧化层和栅极多晶硅以形成具有分别与第一漏极610和第二漏极615重叠的预定区域的栅极625。根据本发明实施例，第二漏极区615和栅极625之间的重叠区域可以大于第一漏极区610和栅极625之间的重叠区域。
参照图6D，可以在第二阱612和第二漏极区615中注入例如n型杂质离子的第二导电型杂质离子。在本发明实施例中，可以通过利用栅极625作为离子注入掩模来完成注入。在本发明实施例中，源极区630可以形成在栅极625一侧的第二阱612的预定区中和/或上方。根据本发明实施例，第三漏极区635可以相对于源极区630形成在栅极625相对侧上的第二漏极区615的预定区中和/或上方。
参照图6D，第一漏极区610和栅极625之间的重叠区(d3)基本上大于第二漏极区615和栅极625之间的重叠区(d2)。根据本发明实施例，与第二漏极区615相比，可以更邻近源极区215来形成第一漏极区610。在本发明实施例中，与掺入到第二漏极区615的杂质浓度相比，掺入到第一漏极区610中的杂质浓度可以相对较高。根据本发明实施例，第一漏极区610与栅极625重叠的预定区域可以对应于大约1/10到1/2栅极625的宽度。
本发明实施例涉及一种静电放电保护半导体器件。参照图4，静电放电保护半导体器件400可以与图3中所示的静电放电保护半导体器件300基本相似。然而，根据本发明实施例，第二p阱区405可以具有与p阱区305(也就是，第一p阱区)的相对低的浓度相比相对较高的中间浓度。在本发明实施例中，第二p阱区405可以与栅极210部分重叠并且可以邻近源极区315。在本发明实施例中，第二p阱区405可以形成在源极区315的下部区域中和/或上方、源极区315和第二漏极区320之间的区域中和/或上方、和/或源极区315和第三漏极区330之间的区域上和/或上方。
根据本发明实施例，作为寄生双极性晶体管基极的沟道的浓度增大可以降低寄生双极性晶体管的增益。根据本发明实施例，可以将第二p型阱405的预定区域形成为包括在沟道中以增大沟道浓度。因此，可以降低寄生双极性晶体管的增益，而可以增大维持电压。
本发明实施例涉及一种制造静电放电保护半导体器件的方法。实例图7A至7D是示出了根据本发明实施例形成静电放电保护半导体器件的过程的截面图。参照图7A，可以在衬底700中和/或上方注入例如p型杂质的第一导电型杂质，以形成用于高电压的第一导电型阱710。根据本发明实施例，可以在第一导电型阱710的预定区域中选择性地注入更多的第一导电型杂质离子。在本发明实施例中，可以形成延伸的第一导电型漏极712。在本发明实施例中，可以在第一导电型阱710的另一预定区域中和/或上方选择性地注入例如n型杂质离子的第二导电型杂质离子。在本发明实施例中，可以邻近延伸的第一导电型漏极712或可以与延伸的第一导电型漏极712隔离开来形成延伸的第二导电型漏极714。
参照图7B，根据本发明实施例，可以在第一导电型阱710中和/或上方选择性地注入第二导电型杂质离子。在本发明实施例中，第二导电型阱720可以形成在第二导电型漏极714的下部和/或第二导电型漏极714的一侧上，并且可以与第一导电型漏极712部分重叠。
参照图7C，栅极736可以包括氧化层732和栅电极734。在本发明实施例中，栅极736可以是例如顺序多层的，并且可以形成在衬底700中和/或上方。在本发明实施例中，栅极736可以形成在衬底700中和/或上方，并且可以与延伸的第一导电型漏极712的预定区域重叠。在本发明实施例中，栅极736可以分别与延伸的第一导电漏极712和第二导电型漏极714之间的预定区域重叠，并且可以与第二导电型阱720的预定区域重叠。
参照图7D，根据本发明实施例，可以在栅极736两侧上的衬底700的预定区中和/或上方注入第二导电型杂质离子。在本发明实施例中，可以在第一导电型漏极712中和/或上方形成源极区742。在本发明实施例中，可以在延伸的第二导电型漏极714中和/或上方形成漏极区744。
参照图8，该图示出了当施加静电时，根据本发明实施例的静电放电保护半导体器件的电流电压特性。该图描述了一种静电放电保护半导体器件和根据本发明实施例的静电放电保护半导体器件之间的电流电压的比较。与一种静电放电保护半导体器件的安全操作区(SOA1)相比，根据本发明实施例的静电放电保护半导体器件的安全操作区(SOA2)被最大化了。与一种静电放电保护半导体器件的维持电压相比，根据本发明实施例的静电放电保护半导体器件已经将维持电压(例如，H11和H12)最大化了。尽管上述器件可以具有基本上相同的初始触发电压(即T1或第一触发电压)，然而与一种静电放电保护半导体器件的其它触发电压(例如T12)相比，根据本发明实施例的静电放电保护半导体器件的后续触发电压(例如T22和/或T23)被最大化。
同时，当热失控发生在静电放电保护半导体器件的第二触发电压(例如T12)处时，中间迅速跳回(intermediate snap back)(例如T1-H21-T22-H22-T23)形成在热失控可能发生之前，并且维持电压和电流两者增大从而扩大了根据本发明实施例的静电放电保护半导体器件的SOA2。在本发明实施例中，可以将电流扩散至衬底的深区域中以防止电流集中在衬底和栅极氧化层之间的界面上方，从而可以将可能导致热失控的第二触发电压(例如T23)最大化。
参照图9，该图示出了向连接至根据本发明实施方式的静电放电保护半导体器件的衬垫施加静电脉冲电流之后可能流动的漏电流。曲线(g1)示出了一种静电放电保护半导体器件的漏电流。曲线(g2)示出了根据本发明实施例的静电放电保护半导体器件的漏电流。如图所示，如果施加到衬垫的静电脉冲电流的值(ID1)相对较小，则两种器件中流动的漏电流(LK2)可以基本相同。然而，如果施加到衬垫的静电脉冲电流的值(ID2)相对较大，则会损伤静电放电保护半导体器件的衬底和栅极氧化层之间的界面。此外，异常漏电流(LK1)在静电放电保护半导体器件中流动。相反地，在根据本发明实施例的静电放电保护半导体器件中(例如，在实例图2到实例图4所示的器件中)，漏电流具有相对小的改变。
根据本发明实施例，可以经由多沟道分散电流和电场(electriccurrent and field)。在本发明实施例中，当通过施加的静电脉冲导通根据本发明实施例的静电放电保护半导体器件时，多沟道可根据其深度而具有不同的长度。可以通过施加的静电脉冲导通根据本发明实施例的静电放电保护半导体器件以防止对衬底和栅氧化层之间的界面的损伤，并获得高的ESD保护特性。
对本领域的技术人员来说显而易见的是，在本发明公开实施例中可进行各种修改和变形。因此，本发明意在涵盖在所附权利要求及其等同替换的范围内的对本发明的修改和变形。