图像感测装置及其制造方法.pdf

本发明公开了一种图像感测装置及其制造方法，该图像感测装置具有第一基底与第二基底，其中：一像素阵列与一控制电路是形成于上述第一基底的一第一表面中；一内连线层是形成于上述第一基底的第一表面上，将上述控制电路电性连接于上述像素阵列；一顶部传导层是形成于上述内连线层上，上述顶部传导层是经由上述内连线层而与上述控制电路及上述像素阵列的至少其中之一具有导电性；上述第二基底的一表面是连接于上述顶部传导层；一传导性的硅穿孔是穿透上述第二基底，而与上述顶部传导层具有导电性；一端子是形成于上述第二基底的一相反表面上，并电性连接于上述硅穿孔。本发明使所需的晶片面积最小化并改善感测器装置的I/O特性。

1.  一种图像感测装置，包含：
一装置基底，其具有一像素区与一电路区；
一像素阵列，其位于该装置基底上并位于该像素区中；
一控制电路，其位于该装置基底上并位于该像素区中；
一内连线结构，其位于该像素阵列及该控制电路上，该内连线结构将该控制电路电性连接于该像素阵列；以及
一传导层，其位于该内连线结构上；其中
该传导层的一部分是位于该像素区，该部分是作为一连接垫。

2.  如权利要求1所述的图像感测装置，其中该连接垫是实心的。

3.  如权利要求1所述的图像感测装置，还包含：
一载体基底，其位于该传导层上；以及
一导通孔，贯穿该载体基底并电性连接于该像素区。

4.  如权利要求3所述的图像感测装置，其中该导通孔的位置是对应于该像素区。

5.  如权利要求3所述的图像感测装置，其中该导通孔延伸至该传导层中。

6.  如权利要求3所述的图像感测装置，还包含一绝缘层，其围绕该导通孔的侧壁。

7.  如权利要求1所述的图像感测装置，其中该图像感测装置是背面受照射的图像感测装置。

8.  如权利要求1所述的图像感测装置，其中该装置基底具有一前面与一背面，而该像素阵列是位于该装置基底的前面。

9.  如权利要求8所述的图像感测装置，还包含位于该装置基底上的一滤光元件。

10.  一种图像感测装置，包含：
一装置基底，其具有一像素区与一电路区；
一像素阵列，其位于该装置基底上并位于该像素区中；
一控制电路，其位于该装置基底上并位于该像素区中；
一内连线结构，其位于该像素阵列及该控制电路上，该内连线结构将该控制电路电性连接于该像素阵列；
一传导层，其位于该内连线结构上；
一载体基底，其位于该传导层上；
一导通孔，贯穿该载体基底并电性连接于该像素区；其中
该传导层的一部分是位于该像素区，该部分是作为一连接垫。

11.  如权利要求10所述的图像感测装置，其中该导通孔的位置是位于该像素区。

12.  如权利要求10所述的图像感测装置，其中该导通孔延伸至该传导层中。

13.  如权利要求10所述的图像感测装置，还包含一绝缘层，其围绕该导通孔的侧壁。

14.  如权利要求10所述的图像感测装置，其中该装置基底具有一前面与一背面，而该图像感测装置是从该背面受到照射，且该像素阵列是位于该装置基底的前面。

15.  一种图像感测装置的制造方法，包含：
在一装置基底上形成一像素阵列，该像素阵列定义该装置基底的一像素区；
在该装置基底上形成一控制电路，该控制电路定义该装置基底的一电路区；
在该像素阵列与该控制电路上形成一内连线结构，该内连线结构将该控制电路电性连接于该像素阵列；以及
在该内连线结构上形成一传导层；其中
该传导层的一部分是形成于该像素区，该部分是作为一连接垫。

16.  如权利要求15所述的图像感测装置的制造方法，其中该连接垫是由实心的导体所形成。

17.  如权利要求15所述的图像感测装置的制造方法，还包含：
将一载体基底连接于该传导层；以及
形成一导通孔，其穿透该载体基底，该载体基底是电性连接于该传导层。

18.  如权利要求17所述的图像感测装置的制造方法，其中该导通孔是形成于该连接垫上。

19.  如权利要求17所述的图像感测装置的制造方法，其中一绝缘层是形成于该导通孔的一侧壁上。

20.  如权利要求15所述的图像感测装置的制造方法，其中该装置基底具有一前面与一背面，而该图像感测装置是从该背面受到照射，且该像素阵列是形成于该装置基底的前面。

图像感测装置及其制造方法
技术领域
本发明主要涉及一种图像感测装置及其制造方法，尤其涉及一种用于背面受到照射的图像感测器的连接垫结构及其制造方法。
背景技术
图像感测器是提供网格(grid)状排列的像素，例如光敏二极管或光学二极管、复位晶体管(reset transistor)、源极跟随晶体管(source follower transistor)、固定层光电二极管(pinned layer photodiode)、及或转移晶体管(transfertransistor)，以用于记录光的强度或亮度。像素是借由电荷载流子的累积来对光线产生反应，这些电荷载流子是当光线进入/穿越一硅层时所产生的。光线越多，则产生越多电荷。这些电荷载流子被感应器所接收而被转换成后续对其他电路有用的电性信号，而对适当的应用装置例如数码相机提供色彩与亮度的信息。像素网格的一般形式是包含形成于一硅半导体芯片上的一电荷耦合装置(charge coupled device；CCD)或互补式金属-氧化物-半导体(complementary metal oxide semiconductor；CMOS)图像感测器(CMOS imagesensor；CIS)。将一半导体芯片纳入一电路时，此半导体芯片是经由各种输入/输出(input/output；I/O)垫来与外界沟通，这些输入/输出垫例如是信号垫(signal pad)与电源/接地(power/ground；P/G)垫。
图1是一图像感测器装置100的剖面图，其中图像感测器装置100是具有一基底102，基底102是夹置于玻璃层108与112之间。玻璃层108是覆盖而保护形成于一半导体装置基底150上的像素阵列104、光学与滤光元件160与一特殊应用集成电路(application-specific integrated circuit；ASIC)106。一间隙151是将玻璃层108与像素阵列基底150、光学与滤光元件160分离。一组合层110是形成于基底150上，组合层110是具有多层金属内连线(multi-layer interconnect；MLI)层M1～M3。每个多层金属内连线具有一层，其包含将一个多层金属内连线的一部分电性连接至另一个多层金属内连线的多个金属迹线(trace)。一介电材料117则将上述金属迹线分离，介电材料117也用于在具有金属迹线的各层之间形成介层窗(via)层。上述介层窗层具有多个金属介层窗116，这些金属介层窗116是电性连接不同层中的金属迹线。一导电体或金属层119是提供一I/O介面而经由侧面连接的倾斜连接垫(T-connect pad)(未示出)来连至芯片以外的电路(off chip circuitry)。倾斜连接垫是连接至形成于金属层119中的垫部120，金属层119则是形成于图像感测器装置100的边缘。垫部120是借由介电材料117而与其他的垫部120分离。另外，由于上述的连接是作在图像感测器侧，故垫部120是形成于金属层119的边缘，并位于特殊应用集成电路106的下方，但未形成于像素阵列104的下方。
图1的图像感测器装置100是以芯片尺寸封装(chip scale package；CSP)来制造，以缩减装置尺寸。其工艺包含将一导电体置于整个基底102上。以例如化学机械研磨(chemical-mechanical polishing；CMP)工艺来平坦化基底102，借此移除多余的导体，以形成垫部120。然而，化学机械研磨已广为人知是金属层119例如铜层的制造上的低合格率的成因，其原因在于包含介电腐蚀与金属碟化效应(metal dishing effects)的制造上的问题会发生于具有较大线宽的金属表面，因此会减少金属层(铜层)119的厚度，因而增加一内连线与外部电路系统之间的电阻。
图2显示金属层119，其中介电材料117的狭缝或区域122是形成于金属层的多个贯穿孔中，以避免在化学机械研磨的过程中发生碟化(例如是因为化学机械研磨所形成的下陷或凹面)。然而，如切割线109所示，一切边(cutedge)可能包含一个狭缝122的一部分，而会对侧装(side mounted)导体提供不适当的着陆表面，而导致因为仅有金属层120的少数金属暴露于切割线109所形成的边缘所造成的I/O特性不良。因此，当以软金属例如铜来形成金属层120时，芯片尺寸封装的过程通常需要形成一刻痕，其沿着基底102中的一倾斜的切割线114切割，以提供具有足够的金属接触面积的一倾斜连接垫，以确保与金属层的良好的导电性。
然而，虽然有助于避免因碟化所衍生的问题，但是具刻痕的狭缝金属层120会浪费珍贵的晶片面积，例如减少了可用的晶片面积。
发明内容
为了解决上述问题，本发明是提供一种图像感测装置，包含：一装置基底，其具有一像素区与一电路区；一像素阵列，其位于上述装置基底上并位于上述像素区中；一控制电路，其位于上述装置基底上并位于上述像素区中；一内连线结构，其位于上述像素阵列及上述控制电路上，上述内连线结构将上述控制电路电性连接于上述像素阵列；以及一传导层，其位于上述内连线结构上；其中上述传导层的一部分是位于上述像素区，上述部分是作为一连接垫。
本发明又提供一种图像感测装置，包含：一装置基底，其具有一像素区与一电路区；一像素阵列，其位于上述装置基底上并位于上述像素区中；一控制电路，其位于上述装置基底上并位于上述像素区中；一内连线结构，其位于上述像素阵列及上述控制电路上，上述内连线结构将上述控制电路电性连接于上述像素阵列；一传导层，其位于上述内连线结构上；一载体基底，其位于上述传导层上；一导通孔，贯穿上述载体基底并电性连接于上述像素区；其中上述传导层的一部分是位于上述像素区，上述部分是作为一连接垫。
本发明还提供一种图像感测装置的制造方法，包含：在一装置基底上形成一像素阵列，上述像素阵列定义上述装置基底的一像素区；在上述装置基底上形成一控制电路，上述控制电路定义上述装置基底的一电路区；在上述像素阵列与上述控制电路上形成一内连线结构，上述内连线结构将上述控制电路电性连接于上述像素阵列；以及在上述内连线结构上形成一传导层；其中上述传导层的一部分是形成于上述像素区，上述部分是作为一连接垫。
本发明使所需的晶片面积最小化并改善感测器装置的I/O特性。
附图说明
图1为一剖面图，是显示相关制造工艺的一图像感测器装置。
图2为一俯视图，是显示图1的图像感测器装置的一狭缝金属内连线层。
图3为一剖面图，是显示一实施例的一图像感测器装置。
其中，附图标记说明如下：
100～图像感测器装置            102～基底
104～像素阵列                  106～特殊应用集成电路
108～玻璃层                      109～切割线
110～组合层                      112～玻璃层
114～倾斜的切割线                116～金属介层窗
117～介电材料                    119～导电体或金属层
120～垫部(金属层)(狭缝金属层)
122～狭缝或区域
150～基底                        151～间隙
160～光学与滤光元件              200～图像感测器装置
202～半导体载体基底              202a～第一/上表面
202b～第二/下表面                204～像素阵列
205～第一区                      205a～第一面(下表面)
205b～第二面                     206～控制电路
207～第二区                      208～覆盖层
209～切割线                      216～介层窗
217～介电质                      218～多层内连线层
219～TME层                       220～实心垫部
220p～实心垫                     222～硅贯穿孔
224～电极                        226～重布层
228～端子                        230～部分
231～底部                        232～介层窗
234a～金属间介电层               234b～金属间介电层
234c～金属间介电层               234d～金属间介电层
236～导通孔                      238～间隔物绝缘层
240～分离绝缘层                  250～装置基底
250a～第一面                     250b～第二面
251～间隙                        260～光学与滤光元件
M1～金属内连线层                 M2～金属内连线层
M3～(金属)内连线层
具体实施方式
本说明书是在一或多个实施例中提供晶片级制造工艺(wafer levelprocessing；WLP)来制造背面受到照射的像素感测器装置，以使所需的晶片面积最小化及/或借由使用一传导层中的实心导体来改善上述感测器装置的I/O特性，其中上述传导层也称为一顶部传导层或一顶部金属层(后文称之为“TME”层)。本说明书还提供硅贯穿孔(through silicon via；TSV)技术，以使所需的晶片面积最小化并改善上述感测器装置的I/O特性。
应用于集成电路芯片的硅贯穿孔的各种例子已被公开，例如在美国专利早期公开号US 2009/0224405、US 2009/0051039、与US 2009/0278251中所公开的，并将这些文献的标的完全纳入本说明书的参考。
图3是显示至少一实施例相关的一图像感测器装置200，其具有一背面受照射的CMOS图像感测器(CIS)。其他实施例中的图像感测器装置200可包含一CCD感测器阵列、或是其他已知或未来的图像感测装置。图像感测器装置200具有一半导体载体基底202，半导体载体基底202具有相反的第一/上表面202a与第二/下表面202b。图像感测器装置200还包含一半导体装置基底250。装置基底250具有一第一面250a(前面)与一第二面250b(背面)。图像感测器装置200的一第一区205具有一像素阵列204，像素阵列204是形成于装置基底250的第一面250a上；上述CMOS图像感测器的一第二区207具有一控制电路206例如为一特殊应用集成电路(ASIC)，控制电路206是形成于装置基底250的第一面250a。本说明书并未限制一定要将像素阵列204与控制电路206形成于第一面250a。在其他实施例中，像素阵列204与控制电路206的其中之一或二者可形成于第二面250b上。光学与滤光元件260是形成于装置基底250的第二面250b上，其位置是对应于像素阵列204。第二区207是从第一区205延伸至由一切割线209所表示的图像感测器装置200的一边缘。在某些实施例中，半导体载体基底202是由一硅(Si)晶片、一锗(Ge)晶片、及/或一硅-锗(SiGe)晶片等所形成。像素阵列204与控制电路206则形成于装置基底250的一下表面250a中。
在至少一实施例中，一多层内连线(multi-layer interconnect；MLI)层218是形成于装置基底250的第一面250a上、并位于像素阵列204与控制电路206之上；而且在至少一实施例中，多层内连线层218是具有至少二个内连线层，例如图中所示的三个内连线层M1～M3，并借由金属间介电(inter-metaldielectric；IMD)层234a～234d将内连线层M1～M3彼此分离，并将内连线层M1～M3内连线层M1～M3与一TME层219分离。每个内连线层M1～M3具有多个金属迹线，这些金属迹线是电性连接每个内连线层M1～M3的某些部分。借由一介电质217来分离各内连线层M1～M3的上述金属迹线，而上述介电质217是具有与用以形成金属间介电层234a～234d的材料类似的材料。金属间介电层234a～234d也具有多个介层窗216，介层窗216是在不同的内连线层M1～M3的金属迹线之间作电性连接。在至少一实施例中，金属间介电层234a～234d所包含的材料是例如二氧化硅、氮化硅、氧氮化硅(siliconoxynitride)、聚酰亚胺(polyimide)、旋涂玻璃(spin-on glass；SOG)、掺氟的二氧化硅玻璃(fluoride-doped silicate glass；FSG)、掺碳的氧化硅(carbon dopedsilicon oxide)、黑钻石(DIAMOND^TM；可自美国加州的Santa Clara的应用材料取得)、干凝胶(XEROGEL^TM)、气凝胶(AEROGEL^TM)、氟化非晶碳(amorphous fluorinated carbon)、聚对二甲苯基(parylene)、双苯并环丁烯(bis-benzocyclobutene；BCB)、芳香族碳氢化合物(SILK^TM；可自美国密西根州的Midland的Dow Chemical取得)、聚酰亚胺(polyimide)、及/或适当的材料。在至少一实施例中，是以包含旋转涂布法(spin-on)、化学气相沉积法(chemical vapor deposition；CVD)、溅镀、或其他适当的制造工艺的技术，来形成上述金属间介电层。
在某些实施例中，内连线层M1～M3与介层窗216是具有一金属或金属合金(例如为Al、Cu、或Ag)、一金属硅化物等，并在像素阵列204与控制电路206之间提供电性连接，也在控制电路206与TME层219之间提供电性连接。根据像素阵列204与控制电路206的内连线与外部连线的需求，是借由介层窗216来电性连接内连线层M1～M3，其中介层窗216是由贯穿金属间介电层234a～234c的导通孔、与置于每个导通孔中的贯穿电极所形成。
TME层219是借由在金属间介电层234d上沉积一导电体例如为一金属或金属合金(例如为Al、Cu、或Ag)、一金属硅化物等所形成。在形成TME层219之后，借由平坦化TME层219来移除TME层219的多余导体，而TME层219的平坦化是使用例如化学机械研磨(chemical-mechanicalpolishing；CMP)的制造工艺。不像图1所示的图像感测器装置100的狭缝金属垫部120，TME层219是具有多个实心垫部220，实心垫部220是从第二区207延伸至第一区205中。而在实心垫部220的导电体的实心层中，并未形成有任何贯穿孔。另外，实心垫部220的位于第一区205中的延伸部，是作为一实心垫220p。TME层219的实心垫部220是借由与金属间介电层234a～234d的材料类似的介电质而分离。由于形成于TME层219中的任何实心垫220p已不再作为侧装(side mounted)导体之用，TME层219中的实心垫部220就不需要太大。这些金属区域的大小仅需要足以连接于下列二者之间即可：(i)任何后文所叙述的硅贯穿孔；(ii)经由例如贯穿金属间介电层234d的一介层窗232而连至内连线层M3的连接结构。因此，可以避免相关文献中的侧装导体相关的化学机械研磨与合格率的议题或至少将其减至最小。
在某些实施例中，TME层219是借由形成于半导体载体基底202的第一区205中的各自的硅贯穿孔222，来定出电性信号例如I/O信号、电源与接地的从控制电路206到各自的端子228的路线。而为了简化，在图3中仅示出一个端子228与相关的硅贯穿孔222。由于已不再使用侧装导体，端子228就不再需要位于图像感测器装置200的边缘，而可以将其置于第二/下表面202b上的任意位置。因此，端子228可形成于第一区205的下方、或是第二区207的下方。在某些实施例中，硅贯穿孔222是形成于第一区205中。在第一区205中形成硅贯穿孔222会在第二区207中留下较多的空间给端子228，因此封装后的图像感测器装置200仅会略大于封装前的图像感测器装置200。
在完成TME层219的形成之后，是以焊线的技术将半导体载体基底202接合于TME层219。在某些实施例中，在将半导体载体基底202接合于TME层219之前，是在TME层219的表面上以氧化硅或氮化硅形成一绝缘层。此绝缘层可避免TME层219与半导体载体基底202之间的电性连接。在其他实施例中，是在将半导体载体基底202接合于TME层219之前，将此绝缘层形成于半导体载体基底202上、或是在TME层219与半导体载体基底202上均形成此绝缘层。
硅贯穿孔222是在晶片接合之后形成于第一区205中，其包含贯穿一导通孔236的一电极224，导通孔236是贯穿半导体载体基底202。图像感测器装置200是包含一导体重布层226，导体重布层226是形成于半导体载体基底202的第二/下表面202上，以提供到达端子228的电性传导。在某些实施例中，导体重布层226是视需求而选择性设置的。
如图3所示，在某些实施例中，在第一区205中以及(i)第一区205中的构件与(ii)形成于第一区205中的TME层219之间，并无直接的电性路径。这是因为在某些实施例中，所有的信号与电源均被绕线至第二区207，而未使用第一区205。换句话说，从像素阵列204至TME层219或是从介电质217至像素阵列204的电性连接，是在第二区207中完成。在至少某些实施例中，从像素阵列204至TME层219或是从介电质217至像素阵列204的电性连接，是唯独/整个在第二区207中完成。换句话说，并无直接的电性路径是整个位于第一区205中以及(i)第一区205中的构件与(ii)形成于第一区205中的TME层219之间的。
图3是示出一实施例，其中导通孔236是贯穿半导体载体基底202及TME层219的至少一部分230。另外在至少一实施例中，是将导通孔236形成为渐细的形状(例如具有逐渐减少的截面积，而为垂直延伸长度的函数)。在另外的实施例中，可将导通孔236改形成为具有实质上为常数的截面积。
在某些实施例中，是使用激光钻孔(laser drilling)来形成导通孔236。然而，在至少一替补的实施例中，是使用干蚀刻工艺来形成导通孔236，其中先将一蚀刻掩模形成于半导体载体基底202的第二/下表面202b上，以定义导通孔236的一开口。然后，使用上述蚀刻掩模来施行干蚀刻，以保护上述开口周围的半导体载体基底202。另外，在另一替补的实施例中，是使用湿蚀刻工艺来形成导通孔236。
在完成导通孔236的形成之后，在半导体载体基底202的第二/下表面202b上-包含导通孔236的侧壁与底部，形成一间隔物绝缘层238。在某些实施例中，可以氧化硅或氮化硅来形成间隔物绝缘层238。在某些实施例中，是使用化学气相沉积法(CVD)或旋转涂布法来形成间隔物绝缘层238。
然后，蚀刻位于导通孔236的底部的间隔物绝缘层238，直到底部231为止，以暴露出TME层219中的垫部220。为了达成此目的，可使用任何已知或未来发展出的图形化与蚀刻技术。
在一替换的实施例中，是在将半导体载体基底202接合于TME层219之前，沿着间隔物绝缘层238来形成导通孔236。在本实施例中，是先形成未贯穿半导体载体基底202的导通孔236，再接着形成间隔物绝缘层238，然后从第一/上表面202a将半导体载体基底202薄化，以打开导通孔236并移除任何位于导通孔236的底部之间隔物绝缘层238。随后，将半导体载体基底202接合于TME层219。
在一实施例中，是使用铝(Al)的物理气相沉积(physical vapor deposition；PVD)的沉积方法来形成电极224；在另一实施例中，是先在导通孔236中的间隔物绝缘层238的暴露的内表面镀上铜的种子层，之后以一或多种导体材料填满(或部分填满)导通孔236。用来形成电极224的上述导体材料可包含一金属(或金属合金)，例如为铝(Al)或铜(Cu)、及/或一金属硅化物等。
在某些实施例中，电极224是完全填满导通孔236而与TME层219连接。在其他实施例中，电极224是覆盖间隔物绝缘层238的表面而与TME层219连接。另外，在某些实施例中，电极224是包含与一特定的导体材料有关的一或多种的阻障层。可以额外地图形化上述阻障层及/或导电层，以在形成于半导体载体基底202的第二/下表面202b上的间隔物绝缘层238上，形成导体重布层226。导体重布层226可作为电极224的一水平重布部分，可将导体的端子228放置在与导通孔236有些距离的位置。
在某些实施例中，一分离绝缘层240是形成于半导体载体基底202的第二/下表面202b上，并位于间隔物绝缘层238上，且暴露出电极224的一部分(例如重布层226)。在某些实施例中，是使用化学气相沉积(CVD)或旋转涂布法来形成分离绝缘层240。通常会在分离绝缘层240形成一或多个开口以使电极224与端子228电性连接。在图3的实施例中，端子228是如图所示为软焊料凸块(solder bump)或软焊料球状物(solder ball)。然而，端子228可具有任何适当的几何形状，并可使用数种技术的任一种来制造。
在至少一实施例中，在分离绝缘层240中而可将重布层226连接于端子228的开口(未示出)，是沿着电极224的重布层226而水平设置。然而在其他实施例中，上述开口的设置是使端子228被放置在电极224的正下方(例如垂直地对准电极224)。在这样的实施例中，可以省略重布层226的设置。
在某些实施例中，一覆盖层208是形成于半导体装置基底250的上方，且是由一透明材料例如玻璃所形成，以促进入射光的传播而到达像素阵列204。在某些实施例中，一间隙251是形成于覆盖层208与半导体装置基底250之间。在其他实施例中，一保护环(guard ring)结构(未示出)是嵌入半导体装置基底250中而位于像素阵列204的正上方以防止像素阵列204的串音(crosstalk)例如光的散射或相邻像素之间的电荷载体的散射。
无论是具体实施于一系统或一半导体封装体中，本发明在一个或多个实施例中所公开的图像感测器装置200，是提供了I/O端子特性的改善及/或有助于使公知的芯片尺寸封装工艺所浪费的晶片区域最小化。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。