金属互连线形成方法.pdf

一种金属互连线形成方法，包括，在第一介质层内形成接触孔；形成填充所述接触孔的钨层；形成覆盖所述第一介质层及所述钨层的第二介质层；在所述第二介质层中形成沟槽，所述沟槽暴露填充所述通孔的钨层；在所述沟槽内形成导电层；其中，在形成所述沟槽和所述导电层的步骤之间，不执行等离子体清洗操作。可减少孔洞的产生，继而，减小器件的接触电阻。

1.  一种金属互连线形成方法，包括，
在第一介质层内形成接触孔；
形成填充所述接触孔的钨层；
形成覆盖所述第一介质层及所述钨层的第二介质层；
在所述第二介质层中形成沟槽，所述沟槽暴露填充所述通孔的钨层；
在所述沟槽内形成导电层；
其特征在于：在形成所述沟槽和所述导电层的步骤之间，不执行等离子体清洗操作。

2.  根据权利要求1所述的金属互连线形成方法，其特征在于，形成所述导电层的步骤包括：
形成覆盖所述沟槽的底壁及侧壁的粘接层；
形成覆盖所述粘接层并填充所述沟槽的铜层。

3.  根据权利要求2所述的金属互连线形成方法，其特征在于：所述粘接层包括Ti/TiN或Ta/TaN。

4.  根据权利要求1所述的金属互连线形成方法，其特征在于：执行所述等离子体清洗操作时，反应气体包含H₂和He，所述反应气体的流量范围为50sccm-100sccm。

5.  根据权利要求1所述的金属互连线形成方法，其特征在于：执行所述等离子体清洗操作时，反应持续时间持续50s-80s。

6.  根据权利要求1所述的金属互连线形成方法，其特征在于：执行所述等离子体清洗操作时，解离功率为600w-800w；偏置功率为5w-20w。

7.  根据权利要求1所述的金属互连线形成方法，其特征在于，在形成所述接触孔和填充所述钨层的步骤之间，不执行辅助等离子体清洗操作。

8.  根据权利要求7所述的金属互连线形成方法，其特征在于，在形成所述接触孔和所述钨层之间，还包括：形成覆盖所述接触孔的底壁及侧壁的辅助粘接层。

9.  根据权利要求8所述的金属互连线形成方法，其特征在于：所述辅助粘接层包括Ti/TiN或Ta/TaN。

10.  根据权利要求7所述的金属互连线形成方法，其特征在于：执行所述辅助等离子体清洗操作时，反应气体包含Ar，所述反应气体的流量范围为50sccm-100sccm。

金属互连线形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种金属互连线形成方法。
背景技术
半导体制程中，通常通过金属互连线(本文件内，简称为互连线)实现器件与外部电路间的电连接。
当前，形成所述互连线的步骤包括：如图1所示，在形成于基底10上的第一介质层20内形成接触孔22；如图2所示，形成填充所述接触孔22的钨层30；如图3所示，形成覆盖所述第一介质层20及所述钨层30的第二介质层40；如图4所示，在所述第二介质层40中形成沟槽42，所述沟槽42暴露填充所述接触孔22的钨层30；如图5所示，对形成所述沟槽42后的所述第二介质层40执行清洗操作；如图6所示，在所述沟槽42内形成导电层50。
实践中，执行所述清洗操作的原因在于：为防止形成所述沟槽时产生的副产物附着于所述沟槽壁上；执行所述清洗操作利于减小填充所述沟槽的导电层和其覆盖的钨层之间的接触电阻。具体地，如2005年11月23日公布的公开号为“CN1700422A”所提供的，执行所述清洗操作的步骤包括：首先，执行湿法清洗操作；随后，对经历所述清洗操作的包含所述沟槽的第二介质层执行等离子体清洗操作。
实际生产发现，在器件的临界尺寸进入65纳米之后，在所述铜层和钨层之间的接触电阻仍然较大，难以满足产品要求，分析表明，此较大的接触电阻与所述铜层和钨层的交界处存在的孔洞有关，所述孔洞易导致金属互连效果的恶化。因此，如何减少所述孔洞的产生成为本领域技术人员致力解决的主要问题。
2007年2月7日公布的公开号为“CN1909206A”的中国专利申请中提供了一种半导体元件中内连线结构的制造方法，通过在内连线结构中形成有一或多个应力释放层，以抵消导电材料所引起的应力并有助于防止或减少产生拉回孔洞。
但是，应用上述专利申请中提供的方法减少所述孔洞的产生时，需在制程中引入所述应力释放层的形成步骤，需要在原有工艺中附加新技术，如，需要摸索所述应力释放层的形成工艺，以及，所述形成工艺与现行工艺的整合程度；需投入巨大的研发成本。
发明内容
本发明提供了一种金属互连线形成方法，可减少所述孔洞的产生，继而，减小器件的接触电阻。
本发明提供的一种金属互连线形成方法，包括，
在第一介质层内形成接触孔；
形成填充所述接触孔的钨层；
形成覆盖所述第一介质层及所述钨层的第二介质层；
在所述第二介质层中形成沟槽，所述沟槽暴露填充所述通孔的钨层；
在所述沟槽内形成导电层；
其中，在形成所述沟槽和所述导电层的步骤之间，不执行等离子体清洗操作。
可选地，形成所述导电层的步骤包括：
形成覆盖所述沟槽的底壁及侧壁的粘接层；
形成覆盖所述粘接层并填充所述沟槽的铜层。
可选地，所述粘接层包括Ti/TiN或Ta/TaN；可选地，执行所述等离子体清洗操作时，反应气体包含H₂和He，所述反应气体的流量范围为50sccm-100sccm；可选地，执行所述等离子体清洗操作时，反应持续时间持续50s-80s；可选地，执行所述等离子体清洗操作时，解离功率为600w-800w；可选地，偏置功率为5w-20w；可选地，在形成所述接触孔和填充所述钨层的步骤之间，不执行辅助等离子体清洗操作；可选地，在形成所述接触孔和所述钨层之间，还包括：形成覆盖所述接触孔的底壁及侧壁的辅助粘接层；可选地，所述辅助粘接层包括Ti/TiN或Ta/TaN；可选地，执行所述辅助等离子体清洗操作时，反应气体包含Ar，所述反应气体的流量范围为50sccm-100sccm。
与现有技术相比，上述技术方案具有以下优点：
上述技术方案提供的金属互连线形成方法，通过在形成所述沟槽和所述导电层之间，不执行等离子体清洗操作；以消除现有技术中在形成所述沟槽和所述导电层之间执行等离子体清洗操作时，涉及的等离子体对所述沟槽暴露的钨层表面造成的等离子体损伤；继而，使减少甚至删除后续形成导电层后产生的孔洞成为可能。
附图说明
图1-图6为说明现有技术中形成金属互连线流程的结构示意图；
图7-图11为说明本发明优选实施例的形成金属互连线流程的结构示意图；
图12-图13为说明本发明优选实施例的改善效果的检测示意图。
具体实施方式
尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
实际生产发现，在形成第一金属层(如，铜)后，在所述铜层和其与器件相连的钨塞(plug)之间的接触电阻仍然较大，难以满足产品要求，分析表明，此较大的接触电阻与铜和钨的交界处存在的孔洞有关。因此，如何减少所述孔洞的产生历来是本领域技术人员致力解决的主要问题。
本发明的发明人分析后认为，产生所述孔洞的原因在于：在形成铜层之前，在钨层的表面存在等离子体损伤，使得在其上形成铜层时，二者的接合处易产生缝隙，继而，在包含铜层形成过程的后续热处理过程中，所述缝隙逐渐变大形成孔洞。
由此，本发明的发明人提出，减小形成于钨层表面的等离子体损伤成为减少孔洞产生的指导方向。
本发明的发明人分析后认为，钨层表面存在等离子体损伤的原因在于：通常，半导体器件的形成过程中包含至少两个形成金属层的步骤；按步骤进行的顺序，将各所述金属层分别称为第一金属层、......、第N金属层(N≥1，N为自然数)；其中，N＞1时，第N金属层与第N-1金属层通过导电通孔相连；N＝1时，第一金属层通过导电通孔与漏极相连；实践中，在器件临界尺寸降至65纳米及其以下时，第N金属层材料均为铜，但是，所述导电通孔材料却随层数的不同而有所变化；具体地，N＞1时，形成于第N金属层与第N-1金属层之间的导电通孔材料为铜，而形成于第一金属层和漏极的导电通孔材料则为钨；以形成第N金属层(N＞1)为例，其材料为铜，其下的导电通孔材料也为铜，在形成暴露导电通孔材料的沟槽后，通常需要间隔一段时间方可进行形成铜层的操作，在此时间段内，暴露的作为导电通孔材料的铜易于被氧化而形成氧化铜，与铜相比，氧化铜的导电性能被大大地恶化，因此，实践中，在形成填充沟槽的金属层时，均需预先去除所述氧化铜，通常通过执行等离子体清洗操作去除所述氧化铜；即，执行等离子体清洗操作的目的在于，去除形成于导电通孔材料表面的金属氧化层；然而，在实际生产中，形成各所述金属层的工艺参数并不因其下的导电通孔材料的变化而变化；导电通孔材料为铜时，在形成填充沟槽的金属层时，需引入等离子体清洗操作；但对于第一金属层，其下的导电通孔材料为钨，而钨是不易被氧化的，换言之，在形成覆盖钨通孔的金属层之前，没有钨氧化层需要被去除，因此，习惯上引入的等离子体清洗操作将起不到其惯有的去除金属氧化层的作用，但却会由于其操作中引入了等离子体，而易于对钨通孔表面造成损伤。
由此，本发明的发明人提出一种金属互连线形成方法，在形成暴露钨层的沟槽和导电层之间，不再执行等离子体清洗操作；以消除传统技术中在形成所述沟槽和所述导电层之间执行等离子体清洗操作时，涉及的等离子体对所述沟槽暴露的钨层表面造成的等离子体损伤；继而，使减少甚至删除后续形成导电层后产生的孔洞成为可能。
作为本发明的第一实施例，形成金属互连线的具体步骤包括：
首先，如图7所示，在第一介质层120内形成接触孔122。
所述第一介质层120可形成于基底100上，在衬底(substrate)上定义器件有源区并完成浅沟槽隔离、继而形成栅极结构及源区和漏区后，形成基底100。此外，在衬底上定义器件有源区并完成浅沟槽隔离、继而形成栅极结构及源区和漏区后，进而沉积第一层间介质层(即金属前介质层，PMD)，继续在所述第一层间介质层内形成第一层通孔及第一金属层后，仍可形成基底100；或者，在沉积第一层间介质层后，继续形成第一层通孔(via)及沟槽(trench)、并向所述通孔及沟槽填充第一金属层后，仍可形成基底100。可扩展地，在沉积第N-1层间介质层后，继续形成第N-1层通孔及第N-1金属层后，形成基底100；或者，在沉积第N-1层间介质层后，继续形成第N-1层通孔及沟槽、并向所述通孔及沟槽填充第N-1金属层后，仍可形成基底100。显然，所述层间介质层的数目N可为任意自然数，如1、3、5、7或9等，所述层间介质层的具体数目根据产品要求确定。所述金属前介质层覆盖所述栅极结构及源区和漏区并填满位于所述栅极结构间的线缝；所述栅极结构包含栅极、环绕栅极的侧墙及栅氧化层。所述栅极结构还可包含覆盖所述栅极和侧墙的阻挡层。所述衬底包含但不限于包括元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。
可采用PECVD(等离子体增强化学气相淀积)、SACVD(亚常压化学气相淀积)或LPCVD(低压化学气相淀积)等传统工艺形成所述第一介质层120。所述第一介质层120可为低介电常数材料，所述低介电常数材料包括但不限于黑钻石(Black Diamond，BD)或coral中的一种。所述介质层材料也可包含但不限于未掺杂的二氧化硅(SiO₂)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)或具有低介电常数材料中的一种或其组合。
形成所述接触孔的步骤包括：在所述第一介质层120上形成图形化的抗蚀剂层；以所述图形化的抗蚀剂层为掩膜，刻蚀所述第一介质层120。
在本发明的第一实施例中，所述基底100为在其上定义器件有源区并完成浅沟槽隔离、继而形成栅极结构及源区和漏区的衬底；所述第一介质层120为PSG。
随后，如图8所示，形成填充所述接触孔122的钨层140。
通常，器件中的第一金属层为铜，采用钨通孔连接所述第一金属层和漏区。
实践中，所述钨层140在填充所述接触孔122的同时，还将覆盖所述第一介质层120，覆盖所述第一介质层120的钨层140可利用研磨操作去除；为方便阐述，本文件内，形成填充所述接触孔122的钨层140意指：已经历研磨操作去除覆盖第一介质层120的钨层140后获得的结构。
形成所述钨层140的步骤包括：
步骤81：形成覆盖所述接触孔的侧壁及底壁的第一金属核层。
形成所述第一金属核层时可采用PVD或金属CVD工艺。形成所述第一金属核层时，反应气体包含硅烷和WF₆。
步骤82：在所述第一金属核层上形成第二金属核层，所述第二金属核层内的晶粒尺寸大于所述第一金属核层内的晶粒尺寸。
形成所述第二金属核层时采用PVD或金属CVD工艺。形成所述第二金属核层时，反应气体包含硼烷和WF₆。形成所述第二金属核层时，反应温度范围为350～410摄氏度，如395摄氏度。
由于与硅烷相比，硼烷(B₂H₆)与WF₆发生反应的反应能更低，使得在获得相同的能量时，利用硼烷(B₂H₆)与WF₆反应获得的钨金属核层的晶粒尺寸更大。
步骤83：形成覆盖所述第二金属核层并填充所述接触孔的金属填充层。
形成所述金属填充层时采用PVD或金属CVD工艺。形成所述金属填充层时，反应气体包含氢气和WF₆。
在形成所述钨层之前，还可包括：形成覆盖所述接触孔的侧壁及底壁的辅助粘接层。所述辅助粘接层可包含Ti/TiN或Ta/TaN。可采用PVD(物理气相沉积)或MOCVD(金属化学气相沉积)工艺形成所述辅助粘接层。在引入所述辅助粘接层的方案中，所述钨层形成于所述辅助粘接层之上。在本发明的第一实施例中，所述钨层形成于所述辅助粘接层之上，所述辅助粘接层为Ta/TaN。
再后，如图9所示，形成覆盖所述第一介质层120及所述钨层140的第二介质层160。
可采用PECVD(等离子体增强化学气相淀积)、SACVD(亚常压化学气相淀积)或LPCVD(低压化学气相淀积)等传统工艺形成所述第二介质层160。所述第二介质层160可为低介电常数材料，所述低介电常数材料包括但不限于黑钻石(Black Diamond，BD)或coral中的一种。所述第二介质层160材料也可包含但不限于未掺杂的二氧化硅(SiO₂)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)或具有低介电常数材料中的一种或其组合。在本发明的第一实施例中，所述第二介质层160材料为BD。
而后，如图10所示，在所述第二介质层160中形成沟槽162，所述沟槽162暴露填充所述接触孔122的钨层140。
形成所述沟槽的步骤包括：在所述第二介质层160上形成图形化的抗蚀剂层；以所述图形化的抗蚀剂层为掩膜，刻蚀所述第二介质层160。在本发明的第一实施例中，采用等离子体刻蚀工艺执行所述刻蚀操作。
最后，如图11所示，在所述沟槽162内形成导电层180；其中，在形成所述沟槽162和所述导电层180的步骤之间，不执行等离子体清洗操作。
形成所述导电层180的步骤包括：
形成覆盖所述沟槽162的底壁及侧壁的粘接层；所述粘接层可包括Ti/TiN或Ta/TaN；
形成覆盖所述粘接层并填充所述沟槽的铜层；可采用电镀工艺形成所述铜层。
在传统工艺中，执行所述等离子体清洗操作时，反应气体包含H₂和He，所述反应气体的流量范围为50sccm-100sccm，如80sccm；反应持续时间持续50s-80s，如60s；解离功率为600w-800w，如700w；偏置功率为5w-20w，如10w。
在本发明的优选实施例中，在形成所述沟槽162后，顺序执行湿法清洗操作，在经历所述湿法清洗操作后，不再执行传统工艺中的等离子体清洗操作，而是直接形成所述导电层180，以减少涉及的等离子体对钨层表面造成的损伤及由此引发的孔洞缺陷；换言之，传统技术中，形成所述导电层180的惯用手段包括，在形成所述导电层180之前必须要执行等离子体清洗操作，以去除形成于下层导电层上的金属氧化层，而应用此实施例执行本发明提供的技术方案时，考虑到形成所述金属氧化层的难易程度这一因素，并进而提出，对于难以在表面形成所述金属氧化层的下层导电层(如，钨)，在其上形成所述导电层180之前无需执行等离子体清洗操作，克服了技术偏见。
为验证上述技术方案对所述孔洞的改善效果，本发明的发明人对应用上述优选方案与应用传统方案获得的执行电镀操作后的晶片进行了检测：
本发明的发明人对应用上述优选方案与应用传统方案执行电镀操作时获得的(已检测合格)晶片进行了可靠性试验(试验条件为250摄氏度，168小时)，如图12所示，可见，与应用传统方案获得的器件1和2相比，应用本发明提供的技术方案获得的器件3和4的漏电流更稳定(纵坐标表示对应任一如横坐标所示的电阻变化率时存在缺陷的芯片占可比芯片总数的百分比)。
此外，如图13所示，由2毫安、300摄氏度条件下的恶化试验结果(横坐标表示试验持续时间；纵坐标表示对应任一如横坐标所示的电阻变化率时存在缺陷的芯片占可比芯片总数的百分比)显示，与应用传统方案获得的器件2相比，应用本发明优选方案获得的器件4的寿命相当。
综上，应用上述技术方案改善所述孔洞时，不会对晶片的电学性能和可靠性产生不良影响。
此外，需说明的是，由于传统工艺中，在形成所述接触孔和填充所述钨层的步骤之间，也需执行等离子体清洗操作(本文件内，称为辅助等离子体清洗操作，以示区别)，以去除在形成钨层之前，在暴露的基底表面形成的氧化硅层。其中，在形成所述接触孔和所述钨层之间，还包括：形成覆盖所述接触孔的底壁及侧壁的辅助粘接层。在包含所述辅助粘接层时，所述钨层形成于所述辅助粘接层之上。所述辅助粘接层包括Ti/TiN或Ta/TaN；执行所述辅助等离子体清洗操作时，反应气体包含Ar，所述反应气体的流量范围为50sccm-100sccm，如80sccm。在本发明的其他实施例中，在形成所述接触孔和填充所述钨层的步骤之间，不执行辅助等离子体清洗操作，利于减少所述钨层与基底之间孔洞的产生，即，利于进一步减小器件的接触电阻。
需强调的是，未加说明的步骤均可采用传统的方法获得，且具体的工艺参数根据产品要求及工艺条件确定。
尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明概念的精神和范围。