具有多层互连结构的半导体器件.pdf

一种具有多层互连结构的半导体器件，多层互连结构至少包括第一互连层和该第一互连层上的第二互连层，第一互连层包括嵌入在第一层间绝缘膜中并构成互连图案的一部分的第一导体图案以及嵌入在第一层间绝缘膜中的第二导体图案，第二互连层包括嵌入在第二层间绝缘膜中并构成所述互连图案的一部分的第三导体图案，第三导体图案具有主体部和在与第三导体图案相同的层中从主体部延伸的延伸部，第三导体图案通过第一通路塞在延伸部的第一区域与第一导体图案电连接，延伸部在与所述第一导体图案相比更靠近所述主体部的第二区域从所述第二层间绝缘膜分出分支图案，分支图案通过第二通路塞与第二导体图案接触。本发明能抑制通路塞中的空隙聚集，提高可靠性。

1.  一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层之上或之下形成的第二互连层，
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案，以及嵌入在所述第一层间绝缘膜中的作为另一导体图案的第二导体图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第三导体图案，
所述第三导体图案具有主体部以及在与所述第三导体图案相同的层中从所述主体部延伸的延伸部，
所述第三导体图案通过第一通路塞在所述延伸部的第一区域与所述第一导体图案电连接，
所述延伸部在与所述第一导体图案相比更靠近所述主体部的第二区域从所述第二层间绝缘膜分出的分支图案，
所述分支图案通过第二通路塞与所述第二导体图案接触，
所述第三导体图案的所述主体部、包括所述分支图案的所述延伸部、所述第一通路塞以及所述第二通路塞均构成镶嵌结构。

2.  根据权利要求1所述的半导体器件，其中在所述第一互连层上配置所述第二互连层，所述第三导体图案的所述主体部、包括所述分支图案的所述延伸部、所述第一通路塞和所述第二通路塞与所述第二层间绝缘膜一起构成双镶嵌结构。

3.  一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层之上或之下形成的第二互连层，
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案以及与嵌入在所述第一层间绝缘膜中的所述第一导体图案不同的第二导体图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第三导体图案，
所述第三导体图案具有在与所述第三导体图案相同的层中延伸的延伸部，
所述第三导体图案通过第一通路塞在所述延伸部与所述第一导体图案电连接，
所述第三导体图案在所述延伸部延伸的边缘还具有一个或多个虚设延伸部，
所述一个或多个虚设延伸部均通过第二通路塞与所述第二导体图案接触，
所述第三导体图案、所述延伸部、所述一个或多个虚设延伸部、所述第一通路塞以及所述第二通路塞均构成镶嵌结构。

4.  根据权利要求3所述的半导体器件，其中在所述第一互连层上配置所述第二互连层，以及其中所述第三导体图案、所述延伸部、所述一个或多个虚设延伸部、所述第一通路塞和所述第二通路塞与所述第二层间绝缘膜一起构成双镶嵌结构。

5.  根据权利要求4所述的半导体器件，其中在所述延伸部中从所述第三导体图案至所述第一通路塞的距离长于在所述一个或多个虚设延伸部中从所述第三导体图案至所述第二通路塞的距离。

6.  一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层之上或之下形成的第二互连层，
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案，以及与嵌入在所述第一层间绝缘膜中的所述第一导体图案不同的第二导体图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第三导体图案，
所述第三导体图案在其中的一部分中具有在与所述第三导体图案相同的层中延伸的延伸部，所述第三导体图案通过第一通路塞在所述延伸部与所述第一导体图案电连接，
所述第三导体图案在其内部区域中具有剪切部以及在所述剪切部中延伸的虚设延伸部，
所述虚设延伸部通过第二通路塞与所述第二导体图案接触，
所述第三导体图案、所述延伸部、所述第一通路塞以及所述第二通路塞均构成镶嵌结构。

7.  根据权利要求6所述的半导体器件，其中在所述第一互连层上配置所述第二互连层，以及其中所述第三导体图案、所述延伸部、所述第一通路塞和所述第二通路塞与所述第二层间绝缘膜一起构成双镶嵌结构。

8.  一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层之上或之下形成的第二互连层，
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第二导体图案，
所述第二导体图案在其中的一部分中具有在与所述第二导体图案相同的层中延伸的延伸部，
所述第二导体图案通过通路塞在所述延伸部与所述第一导体图案电连接，
所述第二导体图案在所述延伸部延伸的边缘上具有一个或多个虚设延伸部，所述一个或多个虚设延伸部包含形成有空洞的尖端部，
所述延伸部、所述一个或多个虚设延伸部以及所述通路塞均构成镶嵌结构。

9.  根据权利要求8所述的半导体器件，其中在所述第一互连层上配置所述第二互连层，以及其中所述第二导体图案、所述延伸部和所述通路塞与所述第二层间绝缘膜一起构成双镶嵌结构。

具有多层互连结构的半导体器件
本申请是申请日为2007年10月26日、申请号为200710167851.5、发明名称为“具有多层互连结构的半导体器件”的发明专利申请的分案申请。
技术领域
本发明涉及一种半导体器件，尤其涉及一种具有多层互连结构的半导体器件。
背景技术
在现今高度微型化的半导体器件中，使用所谓的多层互连结构来电连接在衬底上形成的大量半导体元件。在多层互连结构中，叠置了大量嵌入有互连图案的层间绝缘膜，其中一个层的互连图案通过层间绝缘膜中形成的接触孔连接至相邻层的互连图案或连接至在衬底中的扩散区域。
专利文献1：日本特开专利申请2005-286058
专利文献2：日本特开专利申请2005-191540
专利文献3：日本特开专利申请2004-296644
专利文献4：日本特开专利申请2004-273523
专利文献5：日本特开专利申请2003-197623
专利文献6：日本特开专利申请2001-298084
图1为说明在传统多层互连结构中出现的问题的示意图。
请参考图1，通过SiC、SiN等的蚀刻停止膜12在形成一部分多层互连结构的绝缘膜11上形成层间绝缘膜13，以及通过SiC、SiN等的蚀刻停止膜14在层间绝缘膜13上进一步形成层间绝缘膜15。
此外，通过类似的蚀刻停止膜16在层间绝缘膜15上形成层间绝缘膜17，以及通过类似的蚀刻停止膜18在层间绝缘膜17上进一步形成层间绝缘膜19。
在层间绝缘膜13中，嵌入有例如Cu图案的导体图案13A，其状态为在导体图案13A的侧壁表面和底部表面均覆盖有Ta/TaN分层结构等的阻挡金属膜13a，而在层间绝缘膜17中，嵌入有Cu互连图案17A，其状态为在Cu互连图案17A的侧壁表面和底部表面均覆盖有Ta/TaN分层结构等类似的阻挡金属膜17a。
此外，从Cu互连图案17A穿过层间绝缘膜15并在层间绝缘膜15的下方延伸出Cu通路塞(via-plug)17B，其状态为在Cu通路塞17B的侧壁表面和底部表面均覆盖有阻挡膜17a的延伸部，其中通路塞17B与绝缘膜11中的导体图案13A接触。
上述Cu互连图案17A以及Cu通路塞17B分别形成在层间绝缘膜17的相应互连沟槽中以及在层间绝缘膜15的相应通路塞中，其中通过镶嵌工艺形成Cu互连图案17A以及Cu通路塞17B，在此工艺中，在Cu互连图案17A以及Cu通路塞17B的表面覆盖阻挡金属膜17a之后，在形成Cu互连图案17A以及Cu通路塞17B的沟槽中充满在层间绝缘膜17上沉积的Cu层。此外，通过CMP工艺去除在层间绝缘膜17上不必要的Cu层。特别地，在双镶嵌工艺中，同时形成Cu互连图案17A以及Cu通路塞17B。
同时，在利用上述双镶嵌工艺形成Cu互连图案17A以及通路塞17B中，众所周知的是由于在形成阻挡金属膜17a时施加的热量以及在层间绝缘膜与构成互连图案17A或通路塞17B的铜之间的热膨胀系数差，而在互连图案17A或通路塞17B中留有张应力。
在互连图案17A或通路塞17B中聚集残留张应力的情况下，存在由随后施加的热退火工艺等导致的应力迁移，其中少量的铜原子趋于从造成小残留应力的通路塞17B中迁移至造成大残留应力的互连图案17A。这种铜迁移现象也可以视为由于向通路塞17B的应力迁移而造成在互连层17A中形成的空隙(原子空隙)流动。因此，在通路塞17B中趋向于导致空隙的聚集，特别在阻挡金属膜17a的阶梯覆盖较差的部分中，结果导致形成空洞(void)，同时这种空隙的积累可导致接触不良。
应该注意的是这种应力迁移现象也可以由在图2的平面图中所示的导体图案20中产生。
请参考图2，导体图案20具有宽主体图案21以及从其延伸而出的窄延伸图案22A、22B，其中延伸图案22A、22B通过各自的接触孔22a、22b分别与其它层的导体图案相连。
请参考图2，在包括有导体图案21的互连层上形成上述其它层的互连层，其具有宽主体图案31以及从主体图案31延伸而出的窄延伸部32A、32B。在所述的例子中，主体图案21的延伸部22A通过通路塞32b在接触孔22a处与主体图案31的延伸部32B相连。
图3示出了包括图2中的延伸部22A、22B的横截面图。
请参考图3，可以看出，在延伸部22A、32B中，由于如图中箭头所示从各自主体部21、31传送的空隙的积累，在通路塞32b的尖端部位置形成空洞X，另一方面，由于如图中箭头所示从各自主体部21、31传送的空隙的积累，在延伸部21的尖端部，即通路塞22a的位置形成空洞Y。对于通路塞32b，还可以清楚的是，由于空隙的积累，在对应于延伸部32B的尖端部的基部也形成空洞Z。
另一方面，在本发明的基础研究中，本发明的发明人发现在图2所示的平面图中的水平延伸的主体图案21、31如图4所示垂直放置，并且在图4的平面图中讲垂直延伸的主体图案21、31水平连接的情况下，会增加接触孔的缺陷率。
在图4所示的结构中，例如，图案21、31的垂直尺寸为H，水平尺寸为L，延伸部22A、22B、32A和32B的宽度尺寸为W，与尺寸H为5μm、尺寸L为20μm以及尺寸W为0.1μm情况相比，尺寸H为20μm、尺寸L为5μm以及尺寸W为0.1μm这种情况的缺陷率会增大3倍。
此外，如图5所示，可以看出，在图5的水平方向上连接垂直延伸的导体图案21、31的情况下，会发生接触缺陷率的增加。
图4和图5的结果告诉我们，这种由在导体图案31中发生的空隙流动会导致接触缺陷，特别是如图4中箭头所示的沿着形成延伸部32B的导体图案31的边缘。根据上述原理，可以预测沿着边缘流动的空隙数量会随着边缘的长度的增加而增加，因此缺陷率也会增加。
因此，对于这种从导体延伸出延伸部的互连结构来说，不期望使用例如图4所示的垂直延伸的导体图案，而在实际的半导体基础电路器件中，又必须使用如图4所示的图案。
在现有技术中，在专利文献1-6中使用了各种方法来抑制这种Cu原子的应力迁移。在图4和图5所示的在水平方向上连接多个垂直延伸的导体图案的多层互连结构中，需要能够更有效地抑制向导体部发生空隙流动的结构。
发明内容
本发明的第一方面提供了一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层上形成的第二互连层；
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案，以及与嵌入在所述第一层间绝缘膜中的所述第一互连图案不同的第二互连图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第三导体图案，
所述第三导体图案在其中的一部分中具有在与所述第三导体图案相同的层中延伸的延伸部，
所述第三导体图案通过第一通路塞在所述延伸部的第一区域与所述第一导体图案电连接，
所述延伸部通过比所述第一通路塞的直径小的第二通路塞在相对于所述第一区域更远离或更靠近所述第三导体图案的第二区域与所述第二导体图案接触，
所述第三导体图案的延伸部、所述第一通路塞以及所述第二通路塞与所述第二层间绝缘膜一起构成双镶嵌结构。
本发明的第二方面提供了一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层之上或之下形成的第二互连层，
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第二导体图案，
所述第二导体图案具有在与所述第二导体图案相同的层中延伸的延伸部，
所述第二导体图案通过通路塞在所述延伸部的第一部分与所述第一导体图案电连接，
所述延伸部具有延伸出所述通路塞的第二部分，
所述延伸部在所述第一部分中具有第一宽度并且在所述第二部分中具有比所述第一宽度窄的第二宽度，
所述第二导体图案、所述延伸部以及所述通路塞均构成镶嵌结构。
本发明的另一方面还提供了一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层之上或之下形成的第二互连层，
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案，以及嵌入在所述第一层间绝缘膜中的作为另一导体图案的第二导体图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第三导体图案，
所述第三导体图案具有主体部以及在与所述第三导体图案相同的层中从所述主体部延伸的延伸部，
所述第三导体图案通过第一通路塞在所述延伸部的第一区域与所述第一导体图案电连接，
所述延伸部在与所述第一导体图案相比更靠近所述主体部的第二区域从所述第二层间绝缘膜分出的分支图案，
所述分支图案通过第二通路塞与所述第二导体图案接触，
所述第三导体图案的所述主体部、包括所述分支图案的所述延伸部、所述第一通路塞以及所述第二通路塞均构成镶嵌结构。
本发明的另一方面还提供了一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层之上或之下形成的第二互连层，
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案以及与嵌入在所述第一层间绝缘膜中的所述第一导体图案不同的第二导体图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第三导体图案，
所述第三导体图案具有在与所述第三导体图案相同的层中延伸的延伸部，
所述第三导体图案通过第一通路塞在所述延伸部与所述第一导体图案电连接，
所述第三导体图案在所述延伸部延伸的边缘还具有一个或多个虚设延伸部，
所述一个或多个虚设延伸部均通过第二通路塞与所述第二导体图案接触，
所述第三导体图案、所述延伸部、所述一个或多个虚设延伸部、所述第一通路塞以及所述第二通路塞均构成镶嵌结构。
本发明的另一方面还提供了一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层之上或之下形成的第二互连层，
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案，以及与嵌入在所述第一层间绝缘膜中的所述第一导体图案不同的第二导体图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第三导体图案，
所述第三导体图案在其中的一部分中具有在与所述第三导体图案相同的层中延伸的延伸部，所述第三导体图案通过第一通路塞在所述延伸部与所述第一导体图案电连接，
所述第三导体图案在其内部区域中具有剪切部以及在所述剪切部中延伸的虚设延伸部，
所述虚设延伸部通过第二通路塞与所述第二导体图案接触，
所述第三导体图案、所述延伸部、所述第一通路塞以及所述第二通路塞均构成镶嵌结构。
本发明的另一方面还提供了一种具有多层互连结构的半导体器件，其特征在于：
所述多层互连结构至少包括第一互连层以及在所述第一互连层之上或之下形成的第二互连层，
所述第一互连层包括嵌入在第一层间绝缘膜中并且构成互连图案的一部分的第一导体图案，
所述第二互连层包括嵌入在第二层间绝缘膜中并且构成所述互连图案的一部分的第二导体图案，
所述第二导体图案在其中的一部分中具有在与所述第二导体图案相同的层中延伸的延伸部，
所述第二导体图案通过通路塞在所述延伸部与所述第一导体图案电连接，
所述第二导体图案在所述延伸部延伸的边缘上具有一个或多个虚设延伸部，所述一个或多个虚设延伸部包含形成有空洞的尖端部，
所述延伸部、所述一个或多个虚设延伸部以及所述通路塞均构成镶嵌结构。
根据本发明，可在镶嵌或双镶嵌结构的多层互连结构中通过这样的方式来抑制由于应力迁移在通路塞中造成的空隙聚集，即在与邻近的互连层电连接的导体图案中形成延伸部，以及通过在这一延伸部经由通路塞使得导体图案与在邻近互连层中的互连图案接触，并与此同时形成一区域，在该区域中由于空隙陷阱而使得空隙倾向于聚集在该延伸部附近。
本发明的其它目的以及特点将通过所附附图以及随后的说明书具体实施例来进行更详细的说明。
附图说明
图1为根据本发明现有技术的多层互连结构的示意图；
图2至图5为示例本发明所要解决的问题的示意图；
图6A至图6C为示例本发明原理的示意图；
图7A至图7C为示例根据本发明第一实施例的多层互连结构的示意图；
图8A为示例根据本发明第一实施例的多层互连结构的一种改变的示意图；
图8B为示例根据本发明第一实施例的多层互连结构的另一改变的示意图；
图9为示例根据本发明第一实施例的多层互连结构的再一改变的示意图；
图10A至图10C为示例根据本发明第二实施例的多层互连结构的示意图；
图11为示例根据本发明第二实施例的多层互连结构的一种改变的示意图；
图12A至图12C为示例根据本发明第三实施例的多层互连结构的示意图；
图13A至图13C为示例根据本发明第四实施例的多层互连结构的示意图；
图14A至图14C为示例根据本发明第五实施例的多层互连结构的示意图；
图15为示例根据本发明第六实施例的多层互连结构的示意图；
图16为示例根据本发明第七实施例的多层互连结构的示意图；
图17为示例根据本发明第八实施例的多层互连结构的示意图；
图18A至图18E为示例根据本发明第九实施例的多层互连结构的示意图；
图19为示例根据本发明第十实施例的多层互连结构的示意图；
图20A至图20B为示例根据本发明第十一实施例的多层互连结构的示意图；
图21A至图21B为示例根据图20A至图20B的实施例的改变的多层互连结构的示意图；
图22A至图22B为示例根据本发明第十二实施例的多层互连结构的示意图；
图23为示例根据本发明第十三实施例的半导体器件结构的示意图。
具体实施方式
[原理]
图6A至图6C示出本发明原理的示意图。
请参考图6A，图6A示出了与参考图4所说明结构相应的结构，其中在本发明的基础研究中，本发明的发明人发现到这样的趋势，将图6B所示的结构与图6A的结构相比(l₂＞l₁)，在从导体图案31至通路塞的距离1增加时，通路塞的缺陷率减小。
另外，在本发明的基础研究中，本发明的发明人还发现到，将图6C所示的结构与图6A的结构相比(w₁＜w₂)，在从导体图案31延伸出的并且通过通路塞连接至导体图案21的相应延伸部的延伸部32B的宽度w增加时，通路塞的缺陷率减小。
图6B的结果可以这样解释，由于延伸部32B的长度增加，使得由应力迁移导致的空隙漂移至通路塞的距离增加，这种距离的增加导致通路塞中的空隙积累明显减少。
此外，图6C的结果可以这样解释，由于延伸部32B的宽度增加，使得延伸部32B的空隙集中程度的减小，这种空隙集中程度的减小导致通路塞中的空隙积累的减少。
此外，与具有相同宽度的导体图案比较，还可以发现在具有较小通路塞直径的通路塞中会产生更显著的空隙积累。
在下文中，将通过本发明的各个实施例对本发明进行更详细地解释。
[第一实施例]
图7A至图7C为示例根据本发明第一实施例的多层互连结构的示意图，其中应该注意的是图7A为上述多层互连结构的平面图，图7B为图7A中虚线包围的部分的放大图，而图7C为图7B的横截面图。
请首先参考图7C所示的横截面图，通过例如50nm厚的SiC膜或SiN膜的干扰蚀刻停止膜42，在覆盖其上载有例如200nm厚的MOS晶体管(未示出)的硅衬底的绝缘膜41上形成例如SiOH膜或SiOCH膜的无机绝缘膜或有机绝缘膜的层间绝缘膜43。此外，在层间绝缘膜43上，分别通过例如厚度为300nm、200nm和300nm的类似的蚀刻停止膜44、46和48叠置类似的层间绝缘膜45、47和49。
在层间绝缘膜43中，嵌入构成底层互连图案一部分的Cu互连图案43A，其状态为在Cu互连图案43A的侧壁表面以及底部表面均覆盖有Ta/TaN分层结构或Ti/TiN分层结构的阻挡金属膜43a。此外，还嵌入另一隔离的Cu图案43B，其状态为在Cu图案43B的侧壁表面以及底部表面均覆盖有同一阻挡金属膜43a。值得注意的是隔离的Cu图案43B为虚设图案。
此外，尽管在图7C中并未示出，层间绝缘膜47嵌入有构成如图7A所示的顶部互连层一部分的Cu互连图案47A，其状态为在Cu互连图案47A的侧壁表面以及底部表面均覆盖有与阻挡金属膜43a类似的阻挡金属膜47b，其中值得注意的是如图7A至图7C所示，从同一层间绝缘膜47中的Cu互连图案47A延伸出宽0.1μm且长0.5μm的铜延伸部47B，例如，其状态为在铜延伸部47B的侧壁表面以及底部表面均覆盖有阻挡金属膜47b。
在上述例子中，Cu互连图案47A为图7A的平面中是具有在水平方向上宽度(L)为5μm并且在垂直方向上高度(H)为20μm的垂直延伸图案。如之前参考图4和图5所述，由于在如图4和图5所示图案水平延伸出的延伸部中形成通路塞中的应力迁移，所以趋向于导致接触缺陷。
值得注意的是，通过双镶嵌工艺在层间绝缘膜47中形成导体图案47A及其延伸部47B，因此导体图案47A以及延伸部47B具有与层间绝缘膜47的顶部主表面基本上一致的顶部主表面。此外，向下穿过层间绝缘膜45从延伸部47B延伸而出直径为0.1μm的Cu通路塞47C，例如其状态为在Cu通路塞47C的底部表面以及侧壁表面均覆盖有阻挡金属膜47b，其中Cu通路塞47C使得与Cu互连图案43A相连。
此外，在与形成为0.085μm直径的虚设通路塞的接触通路塞47C的区域相比，从更靠近延伸部末梢端的区域处的延伸部延伸出类似的Cu通路塞47D，例如虚设通路塞47D穿过层间绝缘膜45延伸，其状态为虚设通路塞47D的侧壁表面以及底部表面均覆盖有同一阻挡金属膜47b，并且与虚设Cu图案43B相连。
因此对于本实施例，从图7A和图7B中可以清楚的是，对应于图7C的横截面图，Cu互连图案43A在通路塞47C的下面向右延伸，而在虚设通路塞47D的下面形成虚设Cu图案43B。
因此对于本实施例，与接触通路塞47C的宽度相比，形成的虚设通路塞47D具有更小的直径，从而在虚设通路塞47D中由于应力迁移而造成从Cu图案47A迁移的空隙会更倾向于聚集，导致在虚设通路塞47D与阻挡金属膜47b之间的虚设通路塞47D的尖端部形成空洞47X。
值得注意的是，上述空洞47X作为捕获空隙的陷阱，由于空洞47X收集由于应力迁移而从Cu互连图案47迁移的空隙，所以空洞47X增大。
另一方面，由于通过虚设通路塞47D的尖端部捕获由于应力迁移从Cu图案47A迁移的空隙，所以有效地避免在与Cu互连图案43A接触的接触通路塞47C中的空隙聚集。因此可在Cu图案47A与Cu互连图案43A之间实现更可靠的电接触。
在本实施例中，优选地设定虚设通路塞47D的横截面面积与接触通路塞47C的面积的比值为0.9或更小。另一方面，从实用观点来看，优选地虚设通路塞的直径不可小于0.08μm。这是由于形成小于暴露限度的设计直径的虚设通路塞非常困难，其中小于暴露限度会由于直径过小而造成无法开口。
此外，为了有效实现通过虚设通路塞47D捕捉空隙，优选地在Cu互连图案47A的平面中设定从其中延伸出延伸部47B的Cu互连图案47A的边缘至虚设通路塞47D的距离，使得从接触通路塞47C至虚设通路塞47D的距离处于0.5μm之内。
图8A示出了在图7A至图7C的结构上形成另一互连层的例子。
请参考图8A，通过蚀刻停止膜50在层间绝缘膜49上形成另一层间绝缘膜51，以及通过蚀刻停止膜52在层间绝缘膜51上还形成另一层间绝缘膜53。
在层间绝缘膜51中，嵌入Cu等的互连图案51A，其状态为在互连图案51A的表面覆盖有阻挡金属膜51b。从互连图案51A穿过层间绝缘膜49向下延伸接触通路塞51C，其状态为接触通路塞51C的表面覆盖有阻挡金属膜51b，其中接触通路塞51C通过阻挡金属膜51b与延伸部47B接触。因此，在图8的例子中，通过双镶嵌工艺形成互连图案51A以及通路塞51C。
对于上述结构，在虚设通路塞47D的尖端部聚集在延伸部47B中的空隙以形成空洞47X，从而可成功抑制形成在包括虚设通路塞47D的顶尖端部的延伸部47B的顶部表面处如参考图3所述的空洞Z。因此可在通路塞51C与延伸部47B之间形成高可靠性的接触。
图8B示出了由利用与图8A所示结构相似工艺形成的一种改变。与图8A的结构相比的不同之处仅在于接触通路塞51C不位于延伸部47B的尖端部而是在稍微靠近Cu互连图案47A的侧面形成。
对于图8B的结构，与图3所示的在互连图案的顶部侧面上形成的空洞Y或Z相比获得了更高的冗余度，从而导致防止应力迁移的更大阻力。
此外，虽然在图8A或图8B中采用双镶嵌工艺来形成互连图案51A以及通路塞51C，但是也可以采用如图9所示的单镶嵌工艺单独形成互连图案51A以及通路塞51C。在图9的例子中，独立形成互连图案51A以及通路塞51C，值得注意的是通路塞51C覆盖有不同于阻挡金属膜51b的阻挡金属膜51c。
值得注意的是可利用随后介绍的其它实施例来类似地形成在图8A和图8B所示的顶部互连结构。
[第二实施例]
图10A至图10C示出了根据本发明第二实施例的具有多层互连结构的半导体器件的结构，其中值得注意的是图10A为多层互连结构的平面图，图10B为图10A中虚线包围的部分的放大图，而图10C为图10B的横截面图。
请参考图10A，本实施例的半导体器件具有与图7A至图7C的实施例中的半导体器件类似的结构，不同之处在于：在相对于Cu互连图案47A的Cu互连图案43A的邻近侧形成虚设Cu图案43B以及在与接触通路塞47C相比更靠近Cu互连图案47A的位置在延伸部47B上形成虚设通路塞47D。从图10A和图10B中可以看出，对应于图10C的横截面图，Cu互连图案43A在接触通路塞47C下面向右延伸以及在虚设通路塞47D下面向右形成虚设Cu图案43B。
因此，利用小直径的虚设通路塞47D捕捉由于应力迁移从Cu互连图案47A向接触通路塞47C通过延伸部47B流动的空隙，并且与前述实施例相比效率更高地抑制在接触通路塞47C中的空隙聚集。
在本实施例中，同样优选地设定虚设通路塞47D的横截面面积与接触通路塞47C的面积的比值为0.9或更小。另一方面，从实用观点来看，优选地虚设通路塞的直径不可小于0.08μm。
图11示出了根据通过与图8B的改变类似的工艺形成的图10A至图10C的结构的改变结构。
请参考图11，与图8B的结构相比的不同之处仅在于除了接触通路塞51C之外还在上层互连图案中设置了另一冗余的虚设通路塞51D。因此，图11的改变可以认为是图10C的结构与图8B的改变的组合。
对于图11的改变，对于接触通路塞51C可获得与图8B的结构类似的冗余并且还可成功抑制在接触通路塞51C中如图3所示的空洞X的形成。
通过组合图8B或图11的情况下的上层以及下层互连层之间更高冗余度的结构，可实现对于应力迁移具有高阻力的结构。此外，可通过叠置上层以及下层互连图案来获得各种改变。
[第三实施例]
图12A至图12C示出了根据本发明第三实施例的具有多层互连结构的半导体器件的结构，其中值得注意的是图12A为上述多层互连结构的平面图，图12B为图12A中虚线包围的部分的放大图，而图12C为图12B的横截面图。
请参考图12A，本实施例具有与前述图7A至图7C的实施例中类似的结构，本实施例的不同之处在于：延伸部47B延伸至通路塞47C长0.5μm并且具有第一宽度0.15μm以及另外在延伸部47B的尖端部还形成例如具有第二窄宽度0.1μm并且长度为0.5μm的第二延伸部47E。
此外，对于本实施例，在尖端部或在具有与接触通路塞47C相同直径的第二延伸部47E形成虚设通路塞47D。如图12A和图12B的平面图所示，对应于图12C的横截面图，Cu互连图案43A在接触通路塞47C下面向右延伸，以及在虚设通路塞47D下面向右形成虚设Cu图案43B。在这里，虚设通路塞47D具有与本实施例的接触通路塞47C相同的直径，而虚设通路塞47D还可以具有小于接触通路塞47C的直径。
通过缩减形成虚设通路塞47D的第二延伸部47E的宽度或者通过扩大形成有接触通路塞47C的延伸部47B的宽度，作为应力迁移的结果倾向于从Cu互连图案47A向第二延伸部47E发生空隙流动，其中通过虚设通路塞47D来捕捉流入的空隙。通过上述途径，可减少有缺陷的接触通路塞47C。
对于本实施例，可有效地抑制第二延伸部47E的宽度以等于或小于第一延伸部47B的宽度的70％至80％，从而通过虚设通路塞47D来高效地捕捉空隙。
在本实施例中，同样优选地设定从接触通路塞47C至虚设通路塞47D的距离为0.5μm或更小，以实现通过虚设通路塞47D高效地捕捉空隙。此外，还可形成具有缩减接触的通路塞47D的虚设通路塞47D。
[第四实施例]
图13A至图13C示出了根据本发明第四实施例的具有多层互连结构的半导体器件的结构，其中值得注意的是图13A为上述多层互连结构的平面图，图13B为图13A中虚线包围的部分的放大图，而图13C为图13B的横截面图。
请参考图13A，本实施例具有与前述图12A至图12C的实施例中类似的结构，本实施例的不同之处在于：在相对于Cu互连图案47A的Cu互连图案43A的邻近侧形成虚设Cu图案43B，因此在与接触通路塞47C相比更靠近Cu互连图案47A的位置在延伸部47B上形成与接触通路塞47C直径相同的虚设通路塞47D。利用上述结构，如图13A所示，第二延伸部47E从Cu互连图案47A直接延伸并且在第二延伸部47E的尖端部形成延伸部47B。
在本实施例中，由于在靠近Cu互连图案47A的窄第二延伸部47E中形成虚设通路塞47D，所以利用虚设通路塞47D捕捉在到达接触通路塞47C之前的由于应力迁移从Cu互连图案47A向接触通路塞47C通过延伸部47B流动的空隙，从而与前述实施例相比效率更高地抑制在接触通路塞47C中的空隙聚集。
如图13A和图13B的平面图所示，对应于图13C的横截面图，Cu互连图案43A在接触通路塞47C下面向右延伸，以及在虚设通路塞47D下面向右形成虚设Cu图案43B。尽管虚设通路塞47D具有与接触通路塞47C相同的直径，而在本实施例中虚设通路塞47D还可以具有小于接触通路塞47C的直径。
在本实施例中，可通过缩短第二延伸部47E的宽度70％或小于第一延伸部47B的宽度，使得高效地通过虚设通路塞47D来捕捉空隙。
[第五实施例]
图14A至图14C示出了根据本发明第五实施例的具有多层互连结构的半导体器件的结构，其中值得注意的是图14A为上述多层互连结构的平面图，图14B为图14A中虚线包围的部分的放大图，而图14C为图14B的横截面图。
请参考图14A，本实施例的结构具有与前述图11A至图11C的实施例中相似结构，即在延伸部47B的尖端部形成接触通路塞47C，其中在延伸部47B从Cu互连图案47A以及通路塞47D延伸出来的基底部之间的中间部处从延伸部47B延伸出分支图案47F。从而，在分支图案47F上形成具有与接触通路塞47C相同直径的虚设通路塞47D。对于本实施例，如图14A和图14B的平面图所示，对应于图14C的横截面图，Cu互连图案43A在接触通路塞47C下面向右延伸，以及在虚设通路塞47D下面向右形成虚设Cu图案43B。尽管在本实施例中虚设通路塞47D具有与接触通路塞47C相同的直径时，但是通路塞47D可具有更小的直径。
在本实施例中，从基底至虚设通路塞47D测量得到的距离l₂比从同一基底至接触通路塞47C测量得到的距离l₁短(l₂＜l₁)，因此可在通路塞47D中高效地聚集由于应力迁移从Cu互连图案47A传送至延伸部47B的空隙，并且还可在接触通路塞47C中抑制空隙聚集。
[第六实施例]
图15为示出了根据本发明第六实施例的具有多层互连结构的半导体器件的布局的平面图。在本实施例中，多层互连结构也具有与前述实施例类似的双镶嵌结构并且省略了对于横截面图的说明。
请参考图15，与前述实施例类似，Cu互连图案47A形成了上部互连层，另一方面Cu互连图案43A₁至43A₅形成了下部互连层。此外，以隔离的Cu图案形式在下层互连层中形成虚设Cu图案43B₃至43B₅。
与前述实施例类似，对应于Cu互连图案43A₁至43A₅从Cu互连图案47A分别延伸出延伸部47B₃至47B₅并且通过通路塞47C₃至47C₅上述延伸部47B₃至47B₅相互连接。此外，对于本实施例，对应于Cu互连图案43B₃至43B₅从Cu互连图案47A分别延伸出虚设延伸部47E₃至47E₅并且通过相同直径的通路塞47D₃至47D₅将上述虚设延伸部47E₃至47E₅与接触通路塞47C₃至47C₅分别连接。
对于图15中的结构，值得注意的是在靠近延伸部47B₄的位置处形成具有相同宽度和相同长度的虚设延伸部47E₄，其中上述虚设延伸部47E₄及虚设通路塞47D₄起到分散向延伸部47B₄传送的空隙的作用。
此外，对于图15中的结构，在延伸部47B₃的附近位置处形成具有较短长度的虚设延伸部47E₃。通过向虚设通路塞47D₃高效地聚集空隙，图15中的结构可具有抑制向接触通路塞47C₃传送空隙的效果。
此外，对于图15中的结构，其中在靠近延伸部47B₅位置形成下层的Cu互连图案43A₁及43A₂，与虚设延伸部43E₃的情况相反本例不可能在非常靠近延伸部47B₅的位置形成虚设延伸部。因此，对于图15中的结构，在下层Cu互连图案43A₁的外部形成短的虚设延伸部47E₅并且通过向虚设延伸部47D₅集中空隙来降低向延伸部47B₅传送空隙。
因此，图15总共示出了三种不同的结构，上述三种结构中的任意一种均可有效地抑制通过延伸部向通路塞传送空隙，并且可提高通路塞的可靠性。
[第七实施例]
图16为示出了根据本发明第七实施例的具有多层互连结构的半导体器件的布局的平面图，其中对于图16中先前已经说明的部件用相同的标号表示，并且省略了对这些部件的描述。在本实施例中，多层互连结构也具有与前述实施例类似的双镶嵌结构并且省略了对于横截面图的说明。
请参考图16，延伸部47B₃通过与前述实施例类似的接触通路塞47C₃实现与下层Cu互连图案43A₃的接触，其中延伸部47B₄通过接触通路塞47C₄实现与下层Cu互连图案43A₄的接触，并且延伸部47B₅通过接触通路塞47C₅实现与下层Cu互连图案43A₅的接触，其中从图中可以得出在下层互连层上，沿着上层Cu互连图案47A的长边形成有虚设Cu图案43Ba、43Bb、43Bc、43Bd以及43Be，并且从Cu互连图案47A延伸出的多个虚设延伸部47Ea、47Eb、47Ec、47Ee以及47Ef通过各自的通路塞47Da、47Db、47Dc、47Dd以及47De相连。
对于图16中的结构构成，值得注意的是与邻近的延伸部47B₅相比虚设延伸部47Eb以及47Ec具有较短的长度并且可形成为多个虚设延伸部，其中虚设延伸部47Eb以及47Ec起到分散和吸收沿着如图16中所示的Cu互连图案47A的顶部边缘传送的空隙的功能。因此，向延伸部47B₅的空隙流动被抑制。类似的虚设延伸部47Ea、47Ed以及47Ee分别通过虚设通路塞47Da、47Dd、47De与在延伸部47B₂以及47B₄的水平侧上的各自的Cu虚设图案43Ba、43Bd以及43Be相连。
对于本实施例，可通过形成比邻近延伸部47B₃至47B₅(除延伸部47B₄之外)较短的虚设延伸部47Ea至47Ee并从而通过缩短从互连图案47A至虚设通路塞47Da至47Dc的距离来方便在虚设通路塞47Da至47Dc中空隙的聚集。利用上述方法，可抑制向接触通路塞47C₃至47C₅的空隙传送。因此，通过增加这种虚设延伸部的数量可提高空隙的捕捉。
尽管在本实施例中形成与虚设延伸部47Ea或47Ed相同长度的延伸部47B₄，仅由于布局的方便，还可形成与其它延伸部类似的具有大长度的延伸部47B₄。
[第八实施例]
图17为示出了根据本发明第八实施例的具有多层互连结构的半导体器件的布局的平面图，其中对于图17中先前已经说明的部件用相同的标号表示，并且省略了对这些部件的描述。与前述各个实施例相似，多层互连结构也具有双镶嵌结构并且省略了对于横截面图的说明。
请参考图17，本实施例对应于在图15和图16中去除虚设延伸部和相应虚设通路塞以及虚设Cu图案的结构。对于本实施例，在图17的右边边缘延伸Cu互连图案以形成延伸区域47Aex，并且在部分中对应于该延伸区域下形成的下层虚设Cu图案43Bf形成剪切图案47Ac。
此外，对于图17的实施例，延伸出虚设延伸部47Ef进入剪切图案47Ac，其中虚设延伸部47Ef通过虚设通路塞47Df实现与虚设Cu图案43Bf的接触。
根据上述结构，可聚集在虚设通路塞47Df的Cu互连图案47A的右尖端部附近位置处形成的空隙，并且可降低通过延伸部47B₃至47B₅向接触通路塞47C₃至47C₅的空隙传送。
[第九实施例]
尽管形成与在第三至第八实施例中的接触通路塞47C相同直径的虚设通路塞47D、47D₃至47D₅以及47Dc至47Df，也可形成如前述第一或第二实施例中具有较小直径的上述虚设通路塞。
在形成这种接触通路塞或虚设通路塞的情况下，通常利用在暴露限度内的如图18A的上部中所示的矩形形状的曝光图案，形成具有如图18A的下部中所示圆形横截面的通孔，然而当如图18B的上部中所示的曝光图案缩小超过暴露限度的情况下，通过曝光得到的通孔具有如图18B的下部中所示的不同于正圆的扭曲形状。
因此，对于本实施例，在形成通路塞时通过对于空隙聚集的中心引入逐步覆盖缺陷，可在虚设通路塞47D、47D₃至47D₅以及47Dc至47Df形成不同于正圆的扭曲形状的通孔。
通过在形成有虚设通路塞的通孔中形成空隙聚集的中心，本实施例可有效地方便向虚设通路塞的空隙聚集。
这种扭曲通孔的形成不限于图18B的例子，还可通过如18C至图18E所示的具有十字形状、三角形状、梯形形状等的曝光掩膜来获得。
[第十实施例]
图19为示出了根据本发明第十实施例的具有多层互连结构的半导体器件的布局的平面图，其中对于图19中先前已经说明的部件用相同的标号表示，并且省略了对这些部件的描述。与前述各个实施例相似，本实施例的多层互连结构也具有双镶嵌结构并且省略了对于横截面图的说明。
请参考图19，本实施例基于图15的结构，不同之处在于省略了下层的Cu图案43B₃至43B₅以及虚设通路塞47D₃至47D₅。
即使利用不包括虚设通路塞的上述结构，由于空隙聚集可方便在虚设延伸部47E₃至47E₅的尖端部形成空洞47Ex，具体地能够通过形成比形成有通孔47C₃至47C₅的延伸部47B₃至47B₅较短的虚设延伸部47E₃至47E₅而非常有效地捕捉空隙。
尽管已经在前述实施例中对在由Cu制成的多层互连结构中的互连层以及通路塞的情况作出了解释，本发明还包括在双镶嵌工艺中使用例如Al的其它金属得到互连层以及通路塞的情况。
[第十一实施例]
图20A和图20B分别为示出了根据本发明第十一实施例的多层互连结构的构成的平面图以及横截面图，其中对与前述部件相同的部件用相同的标号表示并且省略了对这些部件的描述。
请参考图20A和图20B，本实施例具有包括互连图案43A、43B的互连层与包括互连图案47A的互连层在参考图12A至图12C说明的多层互连结构中可互换的结构，使得在层间绝缘膜47中形成互连图案43A、43B以及在层间绝缘膜43中形成互连图案47A。
因此，本实施例的多层互连结构具有如下特点：至少在层间绝缘膜47中形成第一互连层以及在第一互连层下在第二层间绝缘膜43中形成第二互连层，上述第一互连层包括嵌入在层间绝缘膜47中并且构成互连图案的一部分的导体图案43A和嵌入在层间绝缘膜47中的另一导体图案(虚设互连图案)43B，上述第二互连层包括嵌入在层间绝缘膜43中并且构成互连图案的一部分的导体图案(47A、47B及47E)，上述导体图案(47A、47B及47E)具有主体部47A以及在同一层中从主体部47A延伸的延伸部(47B、47E)，上述导体图案47A通过第一通路塞47C在延伸部(47B、47E)的第一部47B处与导体图案43A电连接，上述延伸部(47B、47E)通过第二通路塞(虚设通路塞)47D实现相对导体图案(47A、47B及47E)的主体部47A远离第一区域47B的位置与第二区域47E中的第二导体图案43B接触，上述延伸部(47B、47E)在第一区域47B中具有第一宽度以及在第二区域47E中具有比第一宽度小的第二宽度，上述第一通路塞47C与第二通路塞47D均形成镶嵌结构。
根据上述结构，在延伸部47B和47E的第二区域中出现空隙的聚集，从而可形成对应于图3中的空洞Y的空洞47X。因此，可在通路塞47C中提高接触的可靠性。
如图21A和图21B所示，还可在本实施例中省略虚设通路塞47D以及虚设互连图案43B。在这种情况下，可通过图案47E的窄形状引起空隙的聚集以及在窄图案43E中空洞的形成，因此，无需利用双镶嵌工艺来形成虚设通路塞47D以及通路塞47C，并通过单镶嵌工艺来形成虚设通路塞47D以及通路塞47C。
[第十二实施例]
图22A和图22B分别以平面图以及横截面图示出了根据本发明第十二实施例的多层互连结构，其中对与前述部件对应的部件用相同的标号表示，并且省略了对这些相同部件的描述。
请参考图22A和图22B，本实施例具有包括互连图案43A、43B的互连层与包括互连图案47A的互连层在参考前述的图13A至图13C说明的多层互连结构中可互换的结构，使得在层间绝缘膜47中形成互连图案43A、43B以及在层间绝缘膜43中形成互连图案47A。
因此，本实施例的多层互连结构具有如下特点：至少在层间绝缘膜47中形成第一互连层以及在第一互连层下在第二层间绝缘膜43中形成第二互连层，上述第一互连层包括嵌入在层间绝缘膜47中并且构成互连图案的一部分的导体图案43A和嵌入在层间绝缘膜47中的另一导体图案(虚设互连图案)43B，上述第二互连层包括嵌入在层间绝缘膜43中并且构成所述图案的一部分的导体图案(47A、47B及47E)，上述导体图案(47A、47B及47E)具有主体部47A以及在同一层中从主体部47A延伸的延伸部(47B、47E)，上述导体图案(47A、47B及47E)通过第一通路塞47C在延伸部(47B、47E)的第一部47B处与导体图案43A电连接，上述延伸部(47B、47E)通过第二通路塞(虚设通路塞)47D实现在更靠近主体部47A的第二区域47E中与第二导体图案43B接触，上述延伸部(47B、47E)在第一区域47B中具有第一宽度以及在第二区域47E中具有比第一宽度小的第二宽度，上述第一通路塞47C与第二通路塞47D均形成镶嵌结构。
根据上述结构，在区域47E中出现空隙的聚集，从而可形成对应于图3中的空洞Y的空洞47X。因此，可在通路塞47C中提高接触的可靠性。
在这种情况下，可通过图案47E的窄形状引起向窄图案43E的空隙聚集，因此，无需利用双镶嵌工艺来形成虚设通路塞47D以及通路塞47C，也可通过单镶嵌工艺来形成虚设通路塞47D以及通路塞47C。
同样地，尽管没有示出，也能够在互换层间绝缘膜47中的互连层(47A、47B及47F)与在层间绝缘膜43中的互连层可的情况下，通过在分支图案47F的尖端部中聚集空隙来改善通路塞47C的可靠性。
在这种情况下，还可通过分支图案47F的形状来引起向分支图案43B的尖端部的空隙的集中，因此，无需利用双镶嵌工艺来形成虚设通路塞47D以及通路塞47C，也可通过单镶嵌工艺来形成虚设通路塞47D以及通路塞47C。
同样地，尽管没有示出，也能够互换在图15、图16、图17以及图19的实施例中的上层及下层互连层。
在这种情况下，并未限于利用双镶嵌工艺来形成虚设通路塞以及通路塞，还可利用单镶嵌工艺来形成虚设通路塞以及通路塞。
[第十三实施例]
图23示出了根据本发明第十三实施例的半导体器件50的结构，其中半导体器件50具有本发明上述实施例中的多层互连结构。
尽管示出的实例对应于参考第一实施例中的多层互连结构，但是可利用第一至第十实施例中任一的多层互连结构来实现半导体器件50。
请参考图23，在Si衬底51上通过器件隔离结构51B定义出的器件区域51A上形成半导体器件50并且半导体器件50包括在Si衬底上通过栅绝缘膜52形成的栅极53以及在栅极53的两侧形成的一对扩散区51a、51b。
栅极53具有均被侧壁绝缘膜53a、53b覆盖的侧壁表面，以及在Si衬底51上形成例如PSG膜和BPSG膜的绝缘膜54以便覆盖栅极53及侧壁绝缘膜53a及53b。
在绝缘膜54上，形成有例如一种市场上标签为SiLK的由Dow化学公司生产的低K介电有机绝缘膜的层间绝缘膜55，以及利用镶嵌工艺在层间绝缘膜55中形成Cu互连图案55A、55B和Cu虚设图案55C。Cu互连图案55A和55B均通过在绝缘膜54中形成的接触通路塞54P或54Q与扩散区51a或51b电连接。
Cu互连图案55A及55B均由类似的层间绝缘膜55上形成的另一类似低K介电有机层间绝缘膜56覆盖，并且进一步在层间绝缘膜56上形成另一类似低K介电有机层间绝缘膜57。
此外，在上述例子当中，Cu互连图案56A、56B均嵌入在层间绝缘膜56中以及Cu互连图案57A、57B均嵌入在层间绝缘膜57中。从而，互连图案56A、56B分别通过Cu通路塞56P、56Q与互连图案55A、55B相连，另一方面，互连图案57A、57B分别通过Cu通路塞57P、57Q与互连图案56A、56B相连。在本实施例中，通路塞55P、55Q、56Q、57P及57Q均通过双镶嵌工艺形成。此外，在图中定义Cu互连图案和Cu通路塞的粗线表示阻挡金属膜。
此外，对于图23的构成，在层间绝缘膜55中嵌入虚设Cu图案55C、55D，其中从与虚设Cu图案55C、55D接触的Cu互连图案56A、56B的各尖端部分别延伸出虚设通路塞56p、56q。
同样地，在层间绝缘膜56中嵌入虚设Cu图案56C、56D，其中从与虚设Cu图案56C、56D接触的Cu互连图案57A、57B的各尖端部分别延伸出虚设通路塞57p、57q。
在这里，值得注意的是通过双镶嵌工艺与Cu通路塞56P、56Q同时形成虚设Cu通路塞56p、56q，另一方面，通过双镶嵌工艺与Cu通路塞57P、57Q同时形成虚设Cu通路塞57p、57q。因此，参考对于先前实施例的描述，在互连图案56A、56B或57A、57B中的空隙聚集至这种虚设Cu通路塞中，从而改善了在Cu通路塞56P、56Q和57P、57Q中的应力迁移阻力。
此外，在上述实施例中，在层间绝缘膜57上连续叠置SiOC层间绝缘膜58、59及60，并且在层间绝缘膜58中嵌入Cu或Al的互连图案58A。同样地，在层间绝缘膜59中嵌入Cu或Al的互连图案59A并且在层间绝缘膜60中嵌入Cu或Al的互连图案60A。在图23中，值得注意的是对于每一层使用同一参考标号一并示出了层间绝缘膜58、59及60的互连图案。
互连图案58A、59A及60A通过未示出的通路塞彼此相互电连接，另一方面，互连图案58A通过未示出的通路塞与互连图案57A、57B的任意其中之一连接。
此外，对于图23中的结构，在层间绝缘膜60上形成另一层间绝缘膜61并且还可在层间绝缘膜61中形成另一互连图案。
此外，对于图22中的半导体器件50，多层互连结构并非仅限于如第一实施例描述的结构也可使用参考第二至第十实施例中描述的多层互连结构。
虽然本发明已经通过优选实施例进行了描述，然而本发明并非局限于这里所描述的实施例，在不脱离本发明范围的情况下还包括所作出的各种改变以及变化。