具有通过衬底的通路孔的系统级封装.pdf

本发明涉及一种系统级封装，该系统级封装包括具有小于100μm厚度的集成衬底和多个通过衬底的通路，这些通过衬底的通路具有大于5的深宽比。第一芯片被附接至该集成衬底，并被布置在该集成衬底和支撑之间，该支撑适于在处理和操作过程中机械地支撑该集成衬底。根据本发明，在没有通过衬底的孔蚀刻步骤的情况下，可以制造该系统级封装。较大的深宽比暗示着减小的横向延伸，该减小的横向延伸允许增大集成密度和减小引线电感。

1.  一种系统级封装，其包括：
集成衬底(102)，所述集成衬底具有小于100μm的厚度，并包括第一多个通过衬底的通路(134至140)，第一多个通过衬底的通路具有导电通路芯(156至162)和大于5的深宽比，配置第一多个通过衬底的通路，使之将第一集成衬底侧面(104)上的第一导电元件(180)与第二集成衬底侧面(106)上的第二导电元件(199)电连接起来；
支撑(184)，其在所述集成衬底的第一集成衬底侧面上被附接至所述集成衬底，该支撑适于机械地支撑所述集成衬底；以及
第一芯片(179，334)，其在所述集成衬底的第一集成衬底侧面(104)上被附接和电连接至所述集成衬底，其中，第一芯片或者置于所述集成衬底(102)和所述支撑(184)之间或者第一芯片形成了所述支撑(334)，或
第二芯片(198)，其在所述集成衬底的第二集成衬底侧面上被附接和电连接至所述集成衬底。

2.  根据权利要求1所述的系统级封装，其中，通过衬底的通路(134至140)的深宽比在15和25之间。

3.  根据权利要求1所述的系统级封装，其中，所述集成衬底(102)的厚度在15μm至40μm之间。

4.  根据权利要求1所述的系统级封装，包括在所述集成衬底中的第二多个沟槽结构(128至132)，与通过衬底的通路(134至140)相比，第二多个沟槽结构具有较小的深度延伸。

5.  根据权利要求1所述的系统级封装，包括在所述集成衬底中的至少一个沟槽结构(108，110)，所述至少一个沟槽结构具有与通过衬底的通路(134至140)相同的深度延伸。

6.  根据权利要求5所述的系统级封装，其中，从第一集成衬底侧面的俯视图中看到，所述沟槽结构具有环形形状(108，110)。

7.  根据权利要求5所述的系统级封装，其中，所述沟槽结构(208.1至208.4)形成所述集成衬底中的腔(257)的一部分。

8.  根据权利要求1所述的系统级封装，其中，通过衬底的通路具有通路绝缘层(148)，所述通路绝缘层被布置为防止所述通路芯(156至162)和所述集成衬底(102)之间的直接电连接。

9.  根据权利要求1所述的系统级封装，其中，第一多个通过衬底的通路的一部分(156至162)电连接至第二集成衬底侧面(106)上的单个接触元件(199)。

10.  根据权利要求1所述的系统级封装，包括所述集成衬底中的开口(196，346)，所述开口是开向第二集成衬底侧面的。

11.  根据权利要求10所述的系统级封装，其中，在所述开口(346)中布置第三芯片(350)。

12.  一种系统级封装(100，300)，其包括：
集成衬底(102)，所述集成衬底具有小于100μm的厚度，并包括通过衬底的通路(150至164)，通过衬底的通路具有导电通路芯(150至164)，第一数量的通过衬底的通路(156至162)被配置为将第一集成衬底侧面(104)上的第一导电元件(176，180)与第二集成衬底侧面(106)上的第二导电元件电连接起来，而且，通过衬底的通路中的至少一个第二通路(108，110)被配置为构成所述集成衬底的第一部分(196)的横向围护；
支撑(184，334)，其在所述集成衬底的第一集成衬底侧面(104)上被附接至所述集成衬底，所述支撑适于机械地支撑所述集成衬底(102)；以及
第一芯片(179，334)，其在所述集成衬底的第一集成衬底侧面(104)上被附接和电连接至所述集成衬底，其中，第一芯片或者被布置在所述集成衬底和所述支撑(184)之间或者第一芯片形成所述支撑(334)，或第二芯片(198)，其在所述集成衬底的第二集成衬底侧面上被附接和电连接至所述集成衬底。

13.  根据权利要求12所述的系统级封装，其中，所述沟槽结构被提供了电绝缘侧壁(150.2至164.2)，而且，所述横向围护(108，110)被配置为电隔离第一部分。

14.  根据权利要求13所述的系统级封装，其中，所述横向围护(110，116)至少形成所述集成衬底的第一部分上或第一部分中的部件的电屏蔽的一部分。

15.  一种系统级封装(200)，其包括：
集成衬底(202)，所述集成衬底具有小于100μm的厚度，并包括第一多个通过衬底的通路(206.1至206.4)，第一多个通过衬底的通路具有导电通路芯(214)，第一多个通过衬底的通路被配置为将第一集成衬底侧面上的第一导电元件与第二集成衬底侧面上的第二导电元件(268)电连接起来；
至少一个通向定义在第一集成衬底侧面处和/或第一集成衬底侧面上的腔的访问通道(256.1至256.4，208.1至208.4)，所述访问通道从平行于所述通过衬底的通路的第二集成衬底侧面延伸；
支撑(250)，其在所述集成衬底的第一集成衬底侧面上被附接至所述集成衬底，所述支撑适于机械地支撑所述集成衬底；以及
第一芯片(240)，其在所述集成衬底(202)上的第一集成侧面上被附接和电连接至所述集成衬底，其中，第一芯片或者被布置在所述集成衬底和所述支撑之间或者第一芯片形成所述支撑，或第二芯片(266)，其在所述集成衬底的第二集成衬底侧面上被附接和电连接至所述衬底。

16.  一种制造系统级封装的方法，其包括：
提供具有一定厚度的集成衬底(102)，所述集成衬底具有第一集成衬底侧面(104)和第二集成衬底侧面(106)以及沟槽结构(108至122)，使得在最终完成的系统级封装的集成衬底中，由所述沟槽结构制造的通过衬底的通路的深宽比大于5，第一多个沟槽结构被提供了导电通路芯(150.1至164.1)；
在所述集成衬底的第一集成衬底侧面上将支撑(184，334)附接到所述集成衬底，所述支撑适于机械地支撑小于100μm的减小的集成衬底厚度的集成衬底；
从所述集成衬底的第二集成衬底侧面将所述集成衬底的厚度减小到小于100μm的厚度，使得只暴露通路沟槽结构的通路芯的底面；
在所述集成衬底的第一集成衬底侧面上将第一芯片(179，334)电连接并附接至所述集成衬底，使得第一芯片被布置在所述集成衬底和所述支撑(184)之间，或者，在所述集成衬底的第二集成衬底侧面(106)上将第二芯片(198)电连接并附接到所述集成衬底。

17.  根据权利要求16所述的方法，其包括：
通过反应离子蚀刻，在所述集成衬底中制造第二多个(120)沟槽结构(128至132)，所述第二多个沟槽结构具有比第一多个沟槽结构(108，110，134至142)的深度延伸(d1)小的深度延伸(d2)，
其中，同时蚀刻第一多个沟槽结构和第二多个沟槽结构，而且，蚀刻包括给所述第二多个沟槽结构施加比给第一多个沟槽结构更小的横向延伸。

18.  根据权利要求16所述的方法，其中，将所述集成衬底减薄包括：
从所述第二集成衬底侧面(106)将所述集成衬底(102)机械地研磨到刚好避免第一多个沟槽暴露的厚度；
采用对通路绝缘层没有影响的第一蚀刻剂，对所述集成衬底进行旋转蚀刻；
采用对所述通路芯(150至164)没有影响的第二蚀刻剂，通过蚀刻去除所述通路绝缘层(148)的一部分。

19.  根据权利要求16所述的方法，其包括：
在附接所述支撑(184)之前，在所述集成衬底的第一集成衬底侧面上附接第一芯片(179)；以及
在附接所述支撑之前，将第一芯片(179)减薄。

20.  根据权利要求16所述的方法，其中，附接所述支撑包括：
在第一集成衬底侧面上淀积用紫外光通过照射固化的粘合剂层(186)；
在所述粘合剂层(186)上定位所述支撑(184)；
用紫外光照射所述粘合剂层。

21.  根据权利要求16所述的方法，其包括在所述集成衬底中制造开口(196，346)的步骤，所述开口开在第二集成衬底侧面上。

22.  根据权利要求16所述的方法，其包括在所述开口(346)中将第三芯片(350)附接和电连接至所述集成衬底的步骤。

23.  根据权利要求16所述的方法，其中：
提供所述集成衬底包括提供集成衬底组件，其中所述集成衬底具有厚度小于100μm的集成衬底厚度以及附接到其上的临时支撑；以及
从所述集成衬底的第二集成衬底侧面上将所述集成衬底的厚度减小到小于100μm的厚度的步骤包括去除所述临时支撑。

24.  一种用于制造系统级封装的方法，其包括下列步骤：
提供集成衬底，所述集成衬底具有第一集成衬底侧面和第二集成衬底侧面以及一定厚度，并包括第一多个沟槽结构以及第二组的至少一个沟槽结构，所有沟槽结构都被提供了导电通路芯，其中第一多个沟槽结构被配置为用于信号传输功能，第二组沟槽结构被配置为用于另一功能，所述另一功能是散热、接地、所述集成衬底的第一部分的横向围护、以及构成至少一个腔的访问通道等功能中的一种，所述腔是穿过所述访问通道通过去除牺牲层产生的；
在所述集成衬底的第一集成衬底侧面上将支撑附接至所述集成衬底，所述支撑适于机械地支撑小于100μm的减小的集成衬底厚度的集成衬底；
从所述集成衬底的第二侧面，将所述集成衬底的厚度减小到小于100μm的厚度，使得只暴露第二多个沟槽结构的通路芯的底面；
在所述集成衬底的第一集成衬底侧面上将第一芯片电连接和附接至所述集成衬底，使得第一芯片被布置在所述集成衬底和所述支撑之间，或者，在所述集成衬底的第二集成衬底侧面上将第二芯片电连接和附接至所述集成衬底。

25.  一种集成衬底，其包括具有导电沟槽芯的沟槽，所述沟槽中的第一多个沟槽与第一集成衬底上的第一导电元件电连接，配置所述沟槽中的至少一个第二沟槽，使之构成所述集成衬底的第一部分的横向围护。

具有通过衬底的通路孔的系统级封装
技术领域
本发明涉及一种系统级封装，而且涉及一种用于制造一种系统级封装的方法。
背景技术
US 2002/0084513 A1描述了芯片或印刷电路板形式的晶片和外部衬底的组装。该晶片包括晶体管。采用接触结构接触该外部衬底。为了制造该接触结构，通过反应离子蚀刻(RIE)在晶片中制造沟槽，并用BPSG或二氧化硅的绝缘层填充该沟槽，其中，具有允许稍后焊接至外部衬底的导电层和临近导电层的钨芯。随后，从晶片的背面对晶片进行减薄，使得孔的填充从晶片背面以允许将接触结构用作凸起的方式显著地突出。从而，在这个步骤部分地去除绝缘层，来允许建立该外部衬底的接触元件与该接触结构之间的电接触。
发明内容
根据本发明的第一个方面，提供了一种系统级封装，其包括：
集成衬底，其具有小于100μm的厚度，并包括第一多个通过衬底的通路，第一多个通过衬底的通路具有导电通路芯和大于5的深宽比，并被配置为将第一集成衬底侧面上的第一导电元件和第二集成衬底侧面上的第二导电元件电连接起来；
支撑，其在该集成衬底的第一集成衬底侧面上附接至该集成衬底，并适用于以机械方式支撑该集成衬底；以及
第一芯片，其在该集成衬底的第一集成衬底侧面上被附接至和电连接至该集成衬底，其中，第一芯片或者被布置在集成衬底和支撑之间或者第一芯片形成支撑，或
第二芯片，其在集成衬底的第二集成衬底侧面上被附接至和电连接至该集成衬底。
本发明的系统级封装具有集成衬底中的通过衬底的通路，该集成衬底具有100μm或小于100μm的厚度。这暗示着没有在同样的集成衬底具有大于100μm厚度的情况下所具有的横向区域。出于限定集成衬底厚度的目的，只考虑该集成衬底的衬底材料或晶片材料，而且没有其他的层或结构被淀积在该集成衬底的任一个侧面上的这种材料上。由于通过衬底的通路通常将第一集成衬底侧面上的至少一个第一导电元件和第二集成衬底侧面上的至少一个第二导电元件连接起来。在导电元件由淀积在集成衬底上的诸如金属化层之类的层形成的情况下，在该定义下，并没有计算它们的厚度。为了本定义的目的，该厚度也不包括会出现在集成衬底侧面中的一个侧面上的焊料球或凸点的延伸。
在本发明的系统级封装中，通过衬底的通路具有大于5的深宽比。通过衬底的通路的深宽比是通过衬底的通路在第一集成衬底侧面和第二集成衬底侧面上的末端之间的深度延伸与被形成用来制造集成衬底中的通过衬底的通路的沟槽的横向延伸的商。该横向延伸通常指的是相对的通路衬底界面之间的距离。该通路衬底界面对应于原始沟槽的壁。在上下文中，该通路绝缘层被认为是该通过衬底的通路的一部分。从而，在一些实施例中，绝缘层和集成衬底之间的界面形成了该通路衬底界面。即使在另一处理过程中，填充了该沟槽之后，也可以从该系统级封装的最终集成衬底中得到该横向沟槽延伸。例如，合适的分析技术是已知的类似于例如对集成衬底的截面进行的光学显微技术或电子显微技术之类的微观方法。
单个沟槽的横向沟槽延伸可以在深度方向上变化。出于限定目的，在这种实施例中，横向沟槽延伸应当被认为是沿深度方向上的延伸的横向沟槽延伸的平均值。
从而，该系统级封装具有集成衬底中的通过衬底的通路，与引用的现有技术文献中的通路相比，由于这些通过衬底的通路的深宽比较高，这些通过衬底的通路特别短，同时具有特别小的横向延伸。在共同作用下，特征的这种组合提供了一种允许组合集成衬底上的非常高的集成密度和通路的非常低的寄生引线电感的系统级封装。这两个要求对高级高频应用(例如用于射频(RF)应用的器件)是非常重要的。从而，现在可以同时满足这两个要求。
这些通过衬底的通路的电感以超线性的方式随通过衬底的通路的长度(即，它们在深度方向上的延伸)来调整大小，而它对深宽比的关系曲线只是亚线性的。从而，即使实现了具有对于给定厚度的集成衬底趋向增大寄生引线电感的通过衬底的通路的相对高的深宽比的高集成密度，该通过衬底的通路的寄生引线电感也处于特别低的值。通过本文所述的制造技术实现了这种共同作用，这种制造技术允许提供厚度小于100μm的集成衬底。这种集成衬底的薄厚度对应于该通过衬底的通路的长度。
在制造过程中，特别是在晶片级别处理中，或者在切片或制造后处理或工作过程中，厚度小于100μm的集成衬底要承担非常高的被所需处理破坏掉的风险。本发明克服了这个问题，并通过提供一种支撑能最终实现前述的优点，该支撑在集成衬底的第一集成衬底侧面上附接到集成衬底，并适于机械地支撑该集成衬底。关于支撑的术语“适于”意味着一种机械稳定性，该机械稳定性能够承受在制造处理过程中，特别是在晶片级别处理中和制造后处理过程中以及在正常工作过程中会损坏或破坏厚度小于100μm的集成衬底的量级的机械应力。从而，可以在晶片级别上生产出具有符合工业标准的良好产量和使用寿命的本发明的系统级封装。
在下文中，将对本发明的第一方面的系统级封装的实施例进行说明。除非另行说明，这些实施例可以彼此结合。
首先，对涉及第一芯片和第二芯片的多种布置的不同实施例进行说明。
在不同的可替换实施例中，该系统级封装只具有第一芯片，或者只具有第二芯片，或者具有第一芯片和第二芯片。
在一个实施例中，第一芯片在集成衬底的第一集成衬底表面上被附接和电连接至该集成衬底，其中，它被布置在该集成衬底和支撑衬底之间。如果第二芯片在集成衬底的第二集成衬底表面上被另外附接和电连接至该集成衬底，可以实现更进一步地增大包含在该系统级封装中的电子部件的集成密度。在应用实施例需要的情况下，通过衬底的通路可以提供第一芯片和第二芯片之间的电连接或者在任一个集成衬底侧面上的部件或导电元件与另一个集成衬底侧面上的芯片之间的电连接。
在下文中，现在将对进一步阐述了集成衬底厚度和通过晶片的通路的深宽比的组合的不同实施例进行说明。
在一些实施例中，通过衬底的通路的深宽比在5至25之间，优选在15至25之间。这些实施例特别适于在该集成衬底上实现部件的高集成密度。
本质上，通过衬底的通路的深度延伸等于或大致等于该集成衬底的厚度。例如，在一个实施例中，已完成的系统级封装的集成衬底具有40μm的厚度，这个厚度大致等于该通过衬底的通路在深度方向上的延伸。出现在第一集成衬底侧面或第二集成衬底侧面上的其他层会产生小差别。
在一些实施例中，通过衬底的通路的横向延伸等于被形成来制造该通过衬底的通路的沟槽的横向延伸。在给出的例子中，在集成衬底具有40μm的厚度的情况下，通过衬底的通路的横向延伸在任一横向方向上具有小于8μm的值，例如对应于5到20之间的深宽比，横向延伸的值在8μm到2μm之间。
谈到100μm或小于100μm的厚度显然不意味着包括集成衬底被完全去除的情况，即零厚度的情况。该集成衬底的厚度的较低的边界取决于该系统级封装的应用的特定要求。在一些实施例中，厚度在10到80μm之间。在一些实施例中，集成衬底具有刚好可以容纳集成在其上的诸如类似于沟槽电容器或电感器的无源部件之类的部件的厚度。以具有25至30μm深度延伸的沟槽电容器的集成衬底为例，该集成衬底的30至40μm厚度形成了该示范性示例的情况的较低厚度的边界。从而，除了其他因素之外，取决于所采用的沟槽电容器的深度，这些实施例具有在30μm和100μm、30μm和80μm以及30μm和60μm之间的集成衬底厚度。在其他实施例中，在没有沟槽电容器存在于集成衬底的情况下，可以适用只有15μm或更小的厚度。在一些实施例中，集成衬底具有15μm和40μm之间的厚度。
当转至本发明的方法方面时，在下文更详细地说明的是，将这些通过衬底的通路处理为该集成衬底中的沟槽结构。这里所采用的术语“沟槽结构”指的是任何在该集成衬底的第一集成衬底侧面上形成在该集成衬底中的凹槽。在本发明的方法的处理之后，通过衬底的通路的适当沟槽结构，在本文中也被称为通路沟槽或通路沟槽结构，延伸通过该集成衬底。在其他语境中，术语沟槽结构或通路沟槽还被用来表示填充后的各个结构，从该术语的各个用法的上下文中，这是清楚的。
在本发明的第二个方面的方法的有利处理实施例中，在根据沟槽结构在期望应用中的特定目的的处理中，这些沟槽的处理在某一点上是有差异的。通过限定不同的多个沟槽结构或通过衬底的通路，将这个差异反映在权利要求的语言中。
在一个实施例中，在该集成衬底中包括了第二多个沟槽结构，与第一多个通过衬底的通路相比，第二多个沟槽结构具有较小的深度延伸。例如，第二多个沟槽结构可以形成沟槽电容器。
在一个实施例中，将沟槽电容器形成为柱电容器。在本文中，这些沟槽结构具有环形形状，在该沟槽限定的柱或列上淀积交替的导电层和绝缘层层序列。沟槽电容器和柱电容器的组合也是可行的。
在另一个实施例中，系统级封装包括至少一个集成衬底中的沟槽结构，该沟槽结构具有与通过衬底的通路相同的深度延伸。该至少一个沟槽结构可以被用于应用器件中的不同功能，将在下文通过不同的示例对此进行说明。
例如，这种沟槽结构可以被用作电气浮置结构，该电气浮置结构用来电隔离集成衬底上的部件。从而，在一个实施例中，这些沟槽结构的一部分由完全电绝缘的填充的沟槽结构形成，该集成衬底包括至少一个在相邻的完全电绝缘的填充的沟槽结构的各个对之间的电气部件。而且，这种沟槽结构可以被用来实现该集成衬底的不同区域中的器件的光学隔离。
在一个实施例中，该沟槽结构或多个沟槽结构形成了该集成衬底中的腔的一部分。例如，该腔可以形成第一集成衬底侧面上的微机电系统(MEMS)器件的一部分，并包含一个谐振梁。在制造独立的MEMS器件的过程中，通过去除通过访问通道的牺牲层，该沟槽结构或这些沟槽结构可以用作要被制造的或要被释放的MEMS器件的腔和/或结构元件的释放沟槽或访问通道。
该至少一个沟槽结构可以被用于进行的其他功能包括散热、接地、该集成衬底的第一部分的横向围护。
在一些实施例中，该通过衬底的通路具有通路绝缘层，布置该通路绝缘层来防止通路芯和集成衬底之间的直接电连接。在必须将该集成衬底与通路芯相绝缘以使应用适当地起动作的情况下，这是有用的。
在一些实施例中，该通过衬底的通路具有“空心”圆筒形状。这对应于俯视图中的环形结构。类似的实施例具有俯视图中的矩形、方形、椭圆形或椭圆环形结构。注意，在本实施例中，与“空心”圆筒的比较并不意味着必然暗示圆柱壁内部没有材料。实际上，在这个实施例的一些形式中，例如，用集成衬底的材料或绝缘材料(但与空心圆筒的壁的材料不同的材料)填充了这些通过衬底的通路。
实际上，环形通过衬底的通路可以被用来电学或光学隔离该集成衬底上的置于该环形内的区域中的有源或无源电路元件或器件。从而，在一些实施例中，该环形通过衬底的通路起隔离沟槽的作用。
通过该支撑的出现，有可能制造这种有用的结构。在没有支撑的情况下，这个隔离沟槽所包围的集成衬底区域会与该集成衬底的其他部分分离。
为了清楚地定义，在这个实施例中，术语横向延伸指的并不是空心圆柱的外壁之间的距离，即，该空心圆柱的外径，而是该空心圆柱的壁的厚度，即，空心圆柱在径向上内壁和外壁之间的距离。
在另一个实施例中，第一多个通过衬底的通路的一部分电连接至第二集成衬底侧面上的单个接触元件。例如，该第二集成衬底侧面上的接触元件可以是焊料凸点。另外，在一些实施例中可以存在凸点下金属化结构。通过提供用于连接焊料凸点的通过衬底的通路的一部分减小了电阻，还有助于降低寄生引线电感。通过衬底的通路也可以实现这个目的，该通过衬底的通路形成了空心圆柱或上面提到过的类似的形状来作为通过衬底的通路的形状的可替换形状。
一些实施例包括集成衬底中的开口。该开口开在第二集成衬底侧面上。例如，在带状线或布置在第一集成衬底侧面上的电感下面可以采用该开口，来改善电感的特性。一种可替代的方案是将开口用作具有高阻硅的填充。在一个实施例中，该开口被用来在其中布置第三芯片。这进一步增大了系统级封装的集成密度和可变性。
通过一种系统级封装来形成本发明的第二方方面，该系统级封装包括：
集成衬底，其具有小于100μm的厚度，并包括具有导电通路芯的通过衬底的通路，第一数量的这些通过衬底的通路被配置为将第一集成衬底侧面上的第一导电元件与第二集成衬底侧面上的第二导电元件电连接起来，该集成衬底的通过衬底的通路的至少一个第二通过衬底的通路被配置为构成该集成衬底的第一部分的横向围护；
支撑，其在该集成衬底的第一集成衬底侧面上被附接至该集成衬底，并适于机械地支撑该集成衬底；以及
第一芯片，其在该集成衬底的第一集成衬底侧面上被附接和电连接至该集成衬底，其中该第一芯片或者被布置在该集成衬底和支撑之间或者该第一芯片形成了支撑，或第二芯片，其在该集成衬底的第二集成衬底侧面上被附接和电连接至该集成衬底。
本发明的第二方面的系统级封装共享了本发明的第一方面的系统级封装的很多优点。它具有起不同作用的通过衬底的通路。具体地讲，所述至少一个第二通过衬底的通路被配置为构成该集成衬底的第一部分的横向围护。该至少一个第二通过衬底的通路的适当配置的一个例子是环形通过衬底的通路。它可以被用来电学或光学隔离集成衬底上的置于该环形内部的区域中的有源或无源电路元件或器件。从而，该环形通过衬底的通路在一些实施例中起隔离沟槽的作用。
通过支撑的存在，可以制造这种有用的结构。在没有支撑的情况下，由该隔离沟槽围绕的集成衬底区域会与该集成衬底的其他部分分离。
在系统级封装的一个实施例中，通过衬底的通路被提供有电绝缘侧壁，配置该横向围护来电隔离该集成衬底的第一部分。具体地讲，该横向围护可以形成该集成衬底的第一部分中或上的部件的电屏蔽的至少一部分。
本发明的第二方面的系统级封装的其他一些实施例具有附加的特征，针对本发明的第一方面的系统级封装的实施例已经说明了这些特征。
根据本发明的第三方面，提供了一种系统级封装，其包括：
集成衬底，其具有小于100μm的厚度，并包括第一多个通过衬底的通路，这些通过衬底的通路具有导电通路芯，导电通路芯的第一多个通路被配置为将第一集成衬底侧面上的第一导电元件与第二集成衬底侧面上的第二导电元件电连接起来；
至少一个到达被定义在第一集成衬底侧面处和/或第一集成衬底侧面上的腔的访问通道，所述访问通道从平行于所述通过衬底的通路的第二集成衬底侧面延伸；
支撑，其在该集成衬底的第一集成衬底侧面上被附接至该集成衬底，其适于机械地支撑该集成衬底；以及
第一芯片，其在该集成衬底的第一集成衬底侧面上附接和电连接至该集成衬底，其中第一芯片或者被布置在该集成衬底与支撑之间或者第一芯片形成了支撑，或第二芯片，其在该集成衬底的第二集成衬底侧面上被电连接至该集成衬底。
本发明的第三方面的系统级封装提供了一种平台，该平台用于制造具有集成在集成衬底中的腔的MEMS器件。本发明的第三方面的系统级封装的实施例具有附加的特征，已经针对本发明的第一方面的系统级封装的实施例对这些特征进行了说明。
一种制造系统级封装的方法形成了本发明的第四个方面。该方法包括：
提供一定厚度的集成衬底，该集成衬底具有第一集成衬底侧面和第二集成衬底侧面以及沟槽结构，使得在最终完成的系统级封装的集成衬底中，由这些沟槽结构所制造的通过衬底的通路的深宽比大于5，该集成衬底的第一多个沟槽结构被提供了导电通路芯；
在集成衬底的第一集成衬底侧面上将支撑附接至集成衬底，该支撑适于机械地支撑集成衬底厚度减小到100μm以下的集成衬底；
从该集成衬底的第二集成衬底侧面将该集成衬底的厚度减小到小于100μm，使得只暴露沟槽结构的通路芯的底面；
在该集成衬底的第一集成衬底侧面上将第一芯片电连接并附接至该集成衬底，使得第一芯片被布置在该集成衬底和该支撑之间，或者，在该集成衬底的第二集成衬底侧面上将第二芯片电连接并附接到该集成衬底。
本发明的这种方法的处理包括将该集成衬底减薄到小于100μm的厚度。经验显示，将集成衬底减薄到这个范围将极大地增大了集成衬底在减薄、后续处理和操作过程中发生破裂的危险。
在US2002/0084513中根本就没有考虑这个问题，而这个问题限制了将该文献中所知的方法应用到大于100μm厚度的集成衬底的适用性。不过，在这个厚度范围内，用US2002/0084513中所述的处理技术，也就是反应离子蚀刻，来制造深宽比大于5的通过衬底的通路是不可行的。
本发明的这个方面的方法通过在该集成衬底的第一集成衬底侧面上将支撑附接到该集成衬底克服了这个问题。该支撑适于机械地支撑集成衬底厚度减小到100μm以下的集成衬底。这意味着它提供了避免在集成衬底减薄、后续的处理和操作过程中发生破裂所需的机械稳定性。该支撑的另一个优点是它有助于处理非常薄的衬底(小于100μm)的表面上的现场操作中的较高的热机械应力，该热机械应力可能导致衬底裸片上的裂缝。
该处理背弃了制造还起焊料凸点作用的单个通过衬底的通路的概念。相反，在处理中，只暴露了该通路沟槽结构的通路芯的底面。这种处理放宽了针对施加到该通过衬底的通路上的横向应力的机械稳定性要求，并允许制造具有减小了横向延伸的通过衬底的通路。这依次允许增大该集成衬底上的集成密度，其中包括在不增大该集成衬底上的面积消耗的情况下制造更多的通过衬底的通路。
从而，不但可以使集成密度非常高，而且，可以使该通过衬底的通路的寄生引线电感非常低。
在一个实施例中，在不必采用具有导电铜芯的通过晶片的通路孔是可能的。作为替代，在这个实施例中将钨用作通路芯。在本文中，可以避免使用铜是一个很大的优点。铜的采用需要在通路孔中提供铜扩散阻挡。从处理的角度考虑，这是不理想的。此时，这个目的只有采用原子层淀积(ALD)设备才能实现，从而涉及非常低的淀积速率。这增大了处理成本。另外，由于铜的存在而引入的可能污染，铜的处理以及含铜的诸如硅晶片之类的集成衬底的处理通常也是不理想的。另外，由于与周围材料(诸如硅)相比的热膨胀系数的差异，完全铜填充的通路孔会产生可靠性的风险。相反，能与现有的处理技术共用将允许(例如)采用钨作为通路芯材料。例如，可以通过化学气相淀积(CVD)或等离子增强(PE)CVD，可以快速地淀积钨。
注意，上述的考虑不应当被理解为对本发明的通路塞的范围的限制，该通路塞具有不同于通路芯中的铜的材料。铜确实具有优点，比如高电导率。在其他实施例中的特定应用中，铜的优点比引入铜所带来的额外成本要重要得多。
该支撑适于是诸如玻璃或硅衬底之类的绝缘衬底，该支撑在集成衬底减薄之前被附接至该集成衬底上。可替换地，例如，该支撑可以是基于例如通常涂覆在封装中的环氧树脂材料的包覆成型的封装。
另一个实施例包括提供在其第二集成衬底侧面上具有临时支撑的集成衬底。从而，在一个实施例中，提供集成衬底包括提供集成衬底组件，其中集成衬底具有小于100μm集成衬底厚度和附接到其上的临时支撑。在这个实施例中，已经提供了具有通路的集成衬底，而且该集成衬底已被减薄到适当的厚度。在芯片组装到第一集成衬底侧面和提供了支撑之后，去除该临时支撑。从而，从该集成衬底的第二集成衬底侧面上使该集成衬底的厚度减小到小于100μm的厚度包括去除该临时支撑。其优点是在组装之后不需要执行蚀刻和淀积步骤。这降低了风险，更符合通常的前端处理和后端处理之间的分工。
注意，在一个实施例中，提供具有第一导电元件的集成衬底的步骤被理解为包括在其中提供集成衬底的单个步骤，该集成衬底具有预先制造的第一导电元件。不过，在另一个实施例中，提供具有第一导电元件的集成衬底的步骤被理解为包括一种处理，在该处理中，在本发明的第一方面的方法所包括的其他步骤中的任何一个步骤之后的后续处理过程中，制造被提供到第一集成衬底侧面上的第一导电元件。作为这种后续处理的例子，可以在形成沟槽结构之后制造第一导电元件。不过，必须在附接支撑之前制造第一导电元件。
在一个实施例中，采用反应离子蚀刻(RIE)，执行第一多个沟槽结构的制造。已经证实RIE在制造具有横向延伸的沟槽结构中非常有用，与根据现有技术的处理技术已知的标准的通过衬底的通路孔相比，这些沟槽结构的横向延伸被显著地降低了。这些现有技术的处理技术的缺点是采用RIE使得具有较大深度和横向延伸的通过衬底的通路孔的制造成为一个相对较慢和相对昂贵的工艺。不过，将RIE用在在本发明的第一方面的方法的处理的情况中能够尽可能地减少蚀刻时间。由于最终的系统级封装中的集成衬底的减小的厚度以及由于通过衬底的通路的较大的深宽比，所以显著地降低了沟槽结构的深度和横向延伸。
在一些实施例中，在单个步骤(通常是RIE蚀刻步骤)中，制造通过衬底的通路的沟槽结构和诸如沟槽电容器或隔离沟槽之类的其他沟槽结构。一个特定的实施例包括通过反应离子蚀刻，在集成衬底中制造第二多个沟槽结构，与第一多个沟槽结构相比，第二多个沟槽结构具有较小的深度延伸。同时蚀刻出第一和第二多个沟槽结构，蚀刻包括给第二多个沟槽结构施加比给第一多个沟槽结构更小的横向延伸。
这个实施例采用了RIE蚀刻较宽的沟槽比蚀刻较窄的沟槽快的发现。从而，通过给第一和第二多个沟槽结构施加两个不同的横向延伸，可以在一个蚀刻步骤中采用这种效应来产生两个深度级别的沟槽。例如，通过提供适当的用于该蚀刻步骤的掩模开口的横向延伸，可以施加不同的横向延伸。
例如，第二多个沟槽结构可以被用于在后面的处理步骤中制造沟槽电容器。这是针对这种不同结构的一个特别简单的处理。不过，应当注意的是，没有制造针对不同的目的的沟槽结构的需要。
在另一实施例中，将集成衬底减薄包括：
从第二集成衬底表面将该集成衬底机械地研磨到刚好避免暴露第一多个沟槽的厚度；
采用对通路绝缘层没有影响的第一种蚀刻剂对该集成衬底进行旋转蚀刻；
采用对通路芯没有影响的第二种蚀刻剂，通过蚀刻去除通路绝缘层的一部分。
这种处理允许非常精确地控制第二集成衬底侧面上的材料去除。
在本发明的方法中，通过将第一芯片附接在集成衬底的第一集成衬底侧面上，实现了一种特别高的集成密度。在本发明的处理中，在附接到该支撑之前，优选地将第一集成衬底侧面上的第一芯片减薄。将第一芯片减薄使得支撑衬底的粘合剂键合变得更加容易。例如，在该减薄步骤之后的第一芯片的合适厚度是20到30μm。例如，在将第一芯片附接到该集成衬底之后，通过研磨可以实现这个厚度。附接第一芯片通常涉及第一芯片的焊料隆起和底部填充步骤。
在另一个实施例中，附接支撑包括：
在第一集成衬底侧面上淀积可以用紫外光照射固化的粘合剂层；
在该粘合剂层上定位支撑衬底；
用紫外光照射该粘合剂层。
采用可以用UV光固化的粘合剂层避免了其他粘合剂材料所需的加热步骤，加热步骤会对系统级封装产生负面影响。在本文中，由于可以选择对用于固化该粘合剂层的UV照射是透明的适当的玻璃材料，采用玻璃作为支撑衬底是有利的。可替代玻璃的是环氧树脂的晶片级压模成型。
在另一个实施例中，执行在该集成衬底中制造开口的步骤。该开口开在第二集成衬底侧面上。例如，可以在电感器或带状线下面采用该开口，来改善电感器的特性。一种可替代的方案是将开口用作具有高阻硅的填充。
通过反应离子蚀刻可以制造该开口。优选地，在系统级封装处理的末期执行该开口的蚀刻，以尽可能长时间地保持该集成衬底平坦，并从而有助于该处理的进行。
以这种方式产生的开口可以用于其他目的，例如用于在该开口中定位第二芯片。这样，可以进行三层的芯片堆叠。
一种制造系统级封装的方法形成了本发明的第五方面。该方法包括下列步骤：
提供集成衬底，该集成衬底具有第一集成衬底侧面和第二集成衬底侧面以及一定厚度，并包括第一多个沟槽结构以及第二组的至少一个沟槽结构，所有这些沟槽结构被提供有导电通路芯，其中第一多个沟槽结构被配置为用来执行信号传输功能，第二组沟槽结构被配置为用于其他功能，这些功能之一是散热、接地、横向围护集成衬底的第一部分、以及构成用于腔的至少一个访问通道，该腔是穿过所述访问通道，通过去除牺牲层而产生的；
在集成衬底的第一集成衬底侧面上将支撑附接至该集成衬底，该支撑适于机械支撑小于100μm的减小的集成衬底厚度的集成衬底；
从集成衬底的第二侧面将该集成衬底的厚度减小到小于100μm的厚度，使得只暴露第二多个沟槽结构的通路芯的底面；以及
在集成衬底的第一集成衬底侧面上将第一芯片电连接并附接到该集成衬底，使得第一芯片被布置在该集成衬底和支撑之间，或者，在集成衬底的第二集成衬底侧面上将第二芯片电连接并附接到该集成衬底。
该方法形成了一种平台，该平台用于在统一的处理方案中集成很多不同应用目的的沟槽结构。
通过包括具有导电沟槽芯的沟槽的集成衬底，形成了本发明的第七方面，这些沟槽中的第一多个沟槽与第一集成衬底侧面上的第一导电元件电连接，这些沟槽的至少一个第二沟槽被配置为构成用于横向围护该集成衬底的第一部分。
本发明的这个方面的集成衬底形成了本发明的一个方法方面的处理的中间产品。
本发明的第五方面的方法的实施例包括一些基于本发明的第四方面的方法已经说明了的实施例的附加特征。
在从属权利要求中定义了本发明的进一步优选实施例。应当理解的是，本发明的第一方面的方法和本发明的第二方面的系统级封装具有如在本文和独立权利要求中定义的相似或相同的优选实施例。
附图说明
参照附图，更详细地对本发明进行说明，其中，
图1到图17示出了系统级封装在一种制造方法的第一实施例的不同阶段中的示意截面图；
图18示出了一种系统级封装的第一实施例的示意截面图；
图19到图29示出了系统级封装在一种制造方法的第二实施例的不同阶段中的示意截面图；
图30示出了根据第二实施例的系统级封装的示意截面图；
图31到图39示出了系统级封装在一种制造方法的第三实施例的不同阶段中的示意截面图；
图40示出了了根据第三实施例的系统级封装的示意截面图。
具体实施方式
图1到图17示出了系统级封装在一种制造方法的第一实施例的不同阶段中的示意截面图。
图1示出了载体或集成衬底102。集成衬底102具有第一集成衬底侧面104和第二集成衬底侧面106。在下文中，还将第一集成衬底侧面称为正面，还将第二衬底侧面称为背面。不过，不应当将术语“正面”和“背面”的使用理解为对集成衬底的特定布置的限制。
在第一集成衬底侧面104上，在图1所示的处理阶段已经制成了多个沟槽。沟槽108和110横向定义了电感器区域112，电感器区域112的横向延伸由双箭头114所指示。沟槽110和116横向定义了电容器区域118，电容器区域118的横向延伸由双箭头120所指示。沟槽116和122横向定义了通过衬底，或者换句话说，定义了通过晶片的通路阵列124，其横向延伸由双箭头126指示。沟槽108、110、116和122还被称为隔离沟槽。
在电容器区域118中，形成了三个电容器沟槽128、130和132。电容器沟槽的数量只是单纯的示意性的。当然，在这里只是为了图形标识的目的，还选择了该电容器区域的横向延伸。应当理解的是，电容器区域118的横向延伸和电容器沟槽的数量是根据具体应用的需要而选择的。本文所说明的制造方法并不对横向延伸或电容沟槽的数量施加限制。
示出了具有四个通路沟槽134、136、138和140的通过晶片通路阵列124。该通过晶片通路阵列的通路沟槽的数量和横向延伸只是示意性的。
在该实施例中，用硅晶片形成该集成衬底102。不过，这并不是必然要求。也可以采用其他的衬底材料来形成该集成衬底102。例如，合适的例子例如是InP、GaN、AlN、玻璃、GaAs等。在一种处理方法的一个实施例中，在一个反应离子蚀刻(RIE)处理中已经制造了在当前处理阶段所提供的所有沟槽。这种处理利用了在Bosch处理之类的RIE处理中较宽的沟槽要比较窄的沟槽蚀刻得快的事实。因此，通过采用两个不同的沟槽宽度，可以实现在一个蚀刻步骤中制造两个不同深度d1和d2的沟槽。例如，可以找到用1.5μm的沟槽宽度来实现27μm的沟槽深度d2的合适的蚀刻条件，而5.0μm的沟槽宽度可以被用来实现47μm的沟槽深度d1。不过，例如，考虑到处理控制要求，在一个可替换实施例中，可以分别蚀刻这些沟槽。作为另一个可供选择的实施例，例如，在第一步骤中，通过采用辅助掩模层，将隔离沟槽108、110、116、122以及通路沟槽134至140蚀刻至某一深度，可以局部同时地蚀刻出这些沟槽。在第二步骤中，继续蚀刻这些隔离沟槽和通路沟槽，同时，在去除该辅助掩模层之后，蚀刻出电容器沟槽128和132。
图1示出了处于后面处理阶段的集成衬底102，其中已经沉积或生长了电介质层142。例如，一种合适的用于绝缘层的制造技术是热氧化物生长。氧化物层142覆盖该集成衬底102的正面104，而且还出现在沟槽的侧壁和底面上。注意，没有示出包括去除抗蚀剂等的中间步骤。
在图2所示的随后的处理步骤中，将掺杂磷的多晶硅层114沉积到其完全填充电容器沟槽128至132的厚度。隔离沟槽108、110、116和122没有被磷掺杂的多晶硅层144完全填充。在沉积多晶硅层的过程中可以原位执行磷掺杂。
随后，如图3所示，沉积氮化硅层146，并形成它的图案，来限定电容器区域118中的电容器。可以通过低压化学气相淀积(LPCVD)来淀积该氮化硅层146。
氮化硅层146被用作随后的热氧化步骤中的掩模，在热氧化步骤中，对位于电容器区域118外的没有被氮化硅层146覆盖的暴露多晶硅区域进行氧化。在这个“LOCOS类型”的氧化步骤中，形成大约1至1.5μm厚的氧化层148，见图4。该氧化层148在集成衬底102的正面104上和在隔离沟槽以及通路沟槽中延伸。
随后，如图5所示，用钨填充隔离沟槽108、110、116和122以及通路沟槽134至140。例如，这可以通过等离子增强化学气相淀积来实现。去除在这个步骤中淀积在集成衬底102的表面上的钨。例如，这可以通过蚀刻步骤来实现。例如，合适的蚀刻剂是SF₆。可替换的去除方法是化学机械抛光(CMP)。隔离沟槽108、110、116、122以及在通路沟槽134至140中的钨填充形成了对通路150至164的导电通路芯150.1至164.1(见图13)，同时，将通路芯从衬底隔开的氧化层148形成了通路绝缘层，该通路绝缘层防止通路芯和集成衬底102之间的直接电导通。通路芯具有小于3μm的横向延伸1。注意，用钨完全填充通路芯150.1至164.1。由于钨层具有很高的应力等级，不推荐用钨部分填充这些沟槽。
在图6示出了其结果的接下来的处理步骤中，淀积电介质层166，并形成它的图案来覆盖隔离沟槽108、110、116和122。例如，通过PECFD可以淀积电介质层166。例如，该电介质层可以由二氧化硅制成。
形成电介质层166的图案，使得可以分别用导电接触结构168和170将电容器沟槽128至132和通路沟槽134至140进行接触。注意，在这里未示出的一个实施例中，可以保持一些钨通路芯134至140悬空。这些沟槽可以被用来在工艺中对不同的部件进行电绝缘。
随后，在淀积包括触片168和170的第一金属层之后，用公知的方式继续制造互连堆叠172。在图8中用具有中间层间电介质层174和第二金属层176的两个互连层来示意性地表示互连堆叠172。不过，可以为具体应用选择任何适当数量的互连层。在电感器区域112中的第二互连层176上制造电感器178。
随后，如图9所示，通过焊料隆起将本文中还称为第一裸片的芯片附接到集成衬底。焊料隆起180连接至第二互连层上的触片176。底部填料182用来保护和隔离在芯片179下面的自由空间。
在将芯片179附接到衬底之前，通过研磨将它的厚度h减小到大约20到30μm。提供芯片179的底部填料使它在随后的步骤中更容易附接支撑衬底。该芯片可以形成或包含无源器件、传感器、致动器、光电器件、微型透镜或集成电路，在这种情况下它被称为有源裸片。芯片179可以由硅或其他的上述的用于集成衬底的衬底材料制成，举例来讲，即，InP、GaN、AlN、玻璃、GaAs。
在将该芯片179附接在集成衬底102上的过程中，可以采用焊料隆起的自对准作用。当焊料变成液体时，表面张力将准确地调整芯片在放置的触片(键合焊盘)上的位置。如果键合焊盘的数量增大，这种效果会变得更强。原则上，这种方法可以实现微米量级的精确对准。
随后，如图10所示，通过粘合剂晶片键合将支撑184附接到集成衬底102上。提供粘合剂层186，采用UV光照使该粘合剂层186硬化。以这种方式，避免对该结构进行加热。用作衬底载体的合适材料是玻璃。玻璃绝缘、透明而且便宜。
以包覆成型(例如环氧树脂包覆成型)的形式可以提供可替换的合适的支撑。应当注意的是，芯片179的厚度减小使在粘合剂晶片键合工艺中附接支撑衬底184更容易。
随后，例如通过机械研磨将集成衬底102减薄到使是隔离沟槽108、110、116和122以及通路沟槽134、136、138和140的最深的沟槽在集成衬底102的背面106上没有暴露的厚度。注意，当前附图的横截面视图中有一些关于隔离沟槽的横向结构的不明确之处，这实际上反映了不同的实施例。在一个实施例中，参考标号108、110指的是分离的隔离沟槽。在具有同一横截面示图的另一个实施例中，参考标号108指的是单个的、连贯的、环形的或换句话说是环状的隔离沟槽的不同侧面。对于参考标号110和116而言是同样的情况，在一个实施例中，它们被配置为在俯视图中看到的环形。当然，该形状可以具有矩形外形，这使得可以结合参考标号108、110和116所示的分享截面110的两个封闭的隔离沟槽。
在较深的沟槽的底部和集成衬底的背面表面106之间保持大约20微米的距离y是合适的。
随后，如图12所示，在合适的蚀刻溶液(例如HF/HNO₃)中通过对集成衬底进行旋转蚀刻来去除研磨损伤。这种蚀刻对二氧化硅具有高度的选择性，以便使沟槽中的绝缘层148原封未动。从而，在当前的处理步骤中，沟槽底部的绝缘层148的不同部分从集成衬底102的背面106突出。
在图13示出了其结果的随后的处理步骤中，从沟槽的底部去除绝缘层148。这可以通过在不会对钨通路芯150.1至164.1产生有害影响的缓冲氧化蚀刻剂中进行湿法蚀刻来适当地实现。从而，在集成衬底102的背面106暴露了这些钨通路芯，从而变成了通过衬底的通路150至164。绝缘层148被用于对通过衬底的通路的侧壁150.2至164.2进行绝缘。
随后，如图14至16所示，形成了背面金属化机构188，其包括形成绝缘层190和形成其图案、在绝缘层190的开口中和/或在该绝缘层的顶部上形成键合焊盘192、以及在接触区域192上形成焊料隆起194。
在随后的步骤中，在集成衬底102中，在电感器区域112下面形成凹槽196。例如，在深度RIE处理(例如采用Bosch处理)中通过去除一些集成衬底材料来形成该凹槽196。注意，与已知的处理技术相比，该蚀刻步骤已经被推迟到处理的最后阶段。这使得可以尽可能长时间地保持集成衬底102平坦，并有助于处理。
代替形成凹槽196，一个可替换的选择是采用高阻硅集成衬底102。不过，高阻硅衬底很昂贵。
剥离RIE处理过程中所采用的抗蚀剂层197之后，通过对焊料凸点194形成焊料隆起焊盘，将背面芯片198附接至集成衬底102。而且，将焊料凸点199放置在集成衬底102的背面上，从而在集成衬底的正面104上的电路元件、集成衬底的正面上的芯片179上的电路元件、背面芯片200上的电路元件和外部衬底(例如印刷电路板)之间形成电接触。
所述处理具有不需要通过衬底孔蚀刻的优点。在单个蚀刻步骤中蚀刻出通过晶片的通路孔和沟槽电容器。可以避免采用铜作为沟槽填充或通路芯材料。这是由于可以通过具有随后对衬底进行填充的深度RIE处理来形成这些通路的事实。从而，可以采用标准钨填充。图18的系统级封装还实现了由隔离沟槽所实现的完全电介质器件隔离，隔离沟槽是与通路沟槽同时形成的。同时，隔离沟槽可以用来提供分离的硅岛上的器件的光隔离。
注意，在所述的处理中，玻璃衬底被用作支撑衬底。在很多方面，对这种应用而言玻璃是很方便的。玻璃很便宜、可以获得晶片尺寸、绝缘、透明，从而还允许UV固化。不过，玻璃并不是唯一合适的支撑衬底。可以采用诸如硅晶片、GaAs晶片、陶瓷或聚合物衬底之类的其他支撑衬底。另外，成型技术可以被用来形成支撑。环氧树脂模具被广泛地应用于集成电路工业和硅填充，可以实现与硅同样的热膨胀。在一些实施例中，例如通过采用热或UV释放粘合剂或胶带来去除支撑衬底。
图19至图29示出了系统级封装在一种制造方法的第二实施例的不同阶段中的示意性截面图。图30示出了根据第二实施例的系统级封装的示意性截面图。
该实施例用来图示说明本发明的适于制造MEMS器件的处理。原则上，该处理适用于任何独立的MEMS器件。为了说明的目的，本实施例采用简单的谐振梁器件，以便保持图中的结构细节尽可能地简单。
系统级封装200的处理以类似于图1到图8的上下文中所说明的方式开始制造集成衬底202。下文的说明关注图8和图19的最终结构之间的差异。图19的集成衬底202具有隔离沟槽204，该隔离沟槽204包围要被进一步说明的器件以实现完全电介质隔离。
沟槽阵列206包含沟槽206.1至206.4，这些沟槽将作为通过衬底的通路。注意，为了简单起见，将与本处理阶段的沟槽相同的参考标号给予通过衬底的通路。
而且，该集成衬底202包含具有释放沟槽208.1至208.4的释放沟槽阵列208。
从图19中可以看出，参考标号分别为204、206和208的沟槽和沟槽阵列的一般结构是相同的。通过RIE蚀刻出这些沟槽。在同一蚀刻步骤中蚀刻出在图中没有示出但根据具体应用也可以出现的电容器器件。用于该蚀刻处理的不同宽度的掩模开口将产生这些不同深度的沟槽，这已经在图1的上下文中进行了详细说明。
随后，在这些沟槽中和在第一集成衬底侧面210上淀积原位掺杂多晶硅，之后是通过LPCVD淀积Si₃N₄以及通过湿法蚀刻形成图案。随后的多晶硅的“LOCOS”类型的氧化和Si₃N₄层的湿法蚀刻产生热二氧化硅的沟槽隔离层212，如图19所示，其在所有的沟槽中以及在第一集成衬底侧面210的截面上延伸。
然后，通过CVD用钨填充这些沟槽，之后是导致出现在图19中所示的采用参考标号214通过示例所指示的所有沟槽中存在的钨沟槽填充的钨回蚀。该沟槽填充具有小于3μm的横向延伸。随后的处理包括淀积电介质层(例如，TEOS)216并形成图案。
然后，在准备特定的MEMS结构218(在本示例中是谐振梁器件)所需的具体结构中，形成电介质层216和下面的氧化层212图案。然后，淀积多晶硅并形成图案，来形成谐振梁220。然后，淀积上面的释放隔离层222，并形成图案。上面的释放隔离层222在一个实施例中是第二TEOS层。然后，淀积蚀刻停止层224，并形成图案。该蚀刻停止层224在一个实施例中是由氮化硅制成的，并采用低压(LP)CVD淀积的。然后形成电流接触226和电容器接触228。电流接触226与谐振梁220直接接触，而在图19所示的处理阶段中，由上面的释放隔离层222将电容器接触228与该谐振梁隔开。
通过标准的后端处理完成MEMS器件218的器件结构，对于标准的后端处理，在本文就不再做进一步详细说明。在图19所示的处理阶段，在第一集成衬底侧面210上已经淀积了绝缘覆盖层230、接触元件232至236以及接触隔离层238。
在下文将参照图20至29对该器件的其他处理进行说明。
通过焊料凸点242至246以及底层填充248，在集成衬底202的第一集成衬底侧面210上，将包括用于该器件的操作的集成电路的第一芯片240附接并电连接至该集成衬底202。该有源裸片240的厚度被减薄到20到30μm。
在减薄第一芯片240之后，玻璃支撑衬底250被附接到该集成衬底202。可通过粘合剂层252将玻璃衬底250粘到集成衬底202。合适地，作为这种支撑结构的替代物，执行顶侧向下的胶粘方法，环氧树脂包覆成型可以被涂覆在第一集成衬底侧面。注意，在晶片级上，而不是在单个芯片上执行该处理。
在下一个步骤中，从集成衬底202的第二集成衬底侧面254对它进行减薄。在之前参照图11所说明的实施例的上下文中已经对该减薄步骤的细节进行了说明。在减薄步骤之后，沟槽204、206和208的底部与第二集成衬底侧面254之间的距离y大约等于20μm。在图20中示出了这个处理阶段。
转至图21，通过反应离子蚀刻在第二集成衬底侧面254上制造访问沟槽256.1至256.4。该蚀刻在释放沟槽208.1至208.4的沟槽隔离层212处停止。访问沟槽的宽度大约为1μm。
在这个步骤，释放沟槽208.1至208.4的精密对准是一个关键问题。从图22中可以看出，在一个实施例中，通过使访问沟槽256’.1至256’.4垂直于这些释放沟槽，可以避免这些访问沟槽相对于释放沟槽208’.1至208’.4的横向位置的对准误差。这形成了图21所示的结构的一种可替换结构。从而，在图22中对各个释放沟槽和访问沟槽使用了对应于图21中的那些参考标号、但具有引号的参考标号。
返回到图21的处理步骤，然后在部分释放蚀刻中采用访问沟槽256.1至256.4来从释放沟槽208.1至208.4中去除沟槽隔离层212的大部分。可以采用HF来执行该蚀刻。
此后，在图24中可以看到，去除释放沟槽208.1至208.4的钨通路芯。通过将钨溶解在NH₄OH/H₂O₂中可以执行这个操作。在后面的蚀刻步骤中去除剩下的沟槽隔离层212、电介质层216和上面的释放隔离层222。通过HF可以实现这个去除。这个蚀刻分别停止在谐振梁220的多晶硅和氮化硅表面以及蚀刻停止层224，从而限定了总的释放区域。因此，释放沟槽208.1至208.4形成了其中布置谐振梁220的腔257的部分(图25)。
然后，例如通过临界点干燥法，使该结构干燥，在第二集成衬底侧面254上用抗蚀剂塞子258将访问沟槽和释放沟槽进行密封(图26)。而且，将硅集成衬底202减薄，来暴露隔离沟槽204和沟槽阵列206的底部区域。通过从第二集成衬底侧面254中干法蚀刻(例如采用CF₄圆筒蚀刻)掉硅，可以实现这个操作。
如在第一实施例的上下文中已经说明的，然后通过湿法蚀刻可以去除这些沟槽隔离层的暴露底部区域，这在图27中可以看出。随后剥离抗蚀剂塞子258，之后淀积背面电介质层260(图28)。背面电介质层260同时起到对腔257的释放沟槽208.1至208.4进行密封的作用，该腔257具有减小的(例如)等于1至5mbar的压力(图28)。然后，如图29所示，涂敷背面金属化262和凸点下金属化264。之后，在MEMS器件218的区域中将第二芯片266附接到凸点下金属化，以及在通过衬底的通路阵列206下制造焊料球268。同样通过底层填料270附接第二芯片。
所说明的处理允许在晶片级上制造系统级封装。该系统级封装包括真空密封腔，也就是释放沟槽208。该处理允许采用前端处理步骤。对于在所说明的处理中执行的释放蚀刻，应当考虑的是，应当保持从第二集成衬底侧面所进行的释放蚀刻的完整(第二集成衬底侧面还被称为上文中的晶片背面)，以及只有访问沟槽256.1至256.4被用于该释放蚀刻。
图31至图39示出了系统级封装在一种制造方法的第三实施例的不同阶段的示意截面图。图40示出了根据第三实施例的系统级封装的示意性截面图。
图31示出了用于系统级封装300的集成衬底302。在集成衬底302中，以对应于上文参照第一和第二实施例所说明的方式制造了沟槽304至310。与上文一样，这些沟槽包括沟槽隔离层312和钨芯，钨芯例如由参考标号314指出。在沟槽隔离层的顶部，淀积了电介质层316。形成了金属触片318至328，其向下延伸至集成衬底302的硅衬底材料。在图31中没有进一步详细地示出第二电介质层330。不过，在这个处理点，可采用金属触片318至328中的一些，在集成衬底302的第一集成衬底侧面332上将第一芯片连接和和附接到集成衬底302。在前述实施例的框架下已经对该处理进行了详细地说明，在这里就不在重复，而且，为了图形表示的简单起见，在图中也没有示出。
在随后的处理步骤中，通过粘合剂层336，在集成衬底302的第一集成衬底侧面上将支撑衬底334附接到集成衬底302。与前文一样，成型方法形成了一个可替换实施例。随后，通过上文说明的两步骤处理，在衬底的第二集成衬底侧面338上将衬底减薄。在图33所示的处理阶段中，如上所述，去除沟槽隔离层312的位于沟槽304至310的底部区域，即在第二集成衬底侧面338上暴露的沟槽隔离层的部分，见图34。随后，在图35中可以看到，在第二集成衬底侧面338上涂敷背面隔离层340，并制造理想的金属化结构。注意，图35示出了一种简化结构，该简化结构不包含第一和第二集成衬底侧面332和338之间的任何连接。不过，取决于要形成的系统级封装300的特定应用，这当然可以只适用于集成衬底302的横向部分。应当理解的是，通过衬底的通路用于电连接布置在第一和第二集成衬底侧面上的导电元件、电路元件或集成电路或芯片。如上所述，取决于特定应用需要，沟槽304至310还可以起到电绝缘集成衬底区域的作用。而且，通过衬底的通路可以被用来将来自一个集成衬底侧面的热传递到另一个侧面。
在图36示出了其结果的随后的处理步骤中，沉积抗蚀剂层342并形成图案。该图案形成产生开口344。
然后，在抗蚀剂层342的开口344中执行集成衬底材料的深度反应离子蚀刻，来制造集成衬底的开口346。深度RIE处理在沟槽隔离层312和触片322以及324上停止，沟槽隔离层312通常是二氧化硅层，触片322和324(例如)可以由铝制成。然后，去除抗蚀剂层342，到达图37所示的中间处理阶段。
之后，凸点下金属化348被涂敷到背面金属化触片和触片322以及324。这里可以采用合适的无电极处理。
在随后的处理步骤中，布置第二芯片350，并将其附接到开口346中的集成衬底。通过触片322和324将第二芯片和集成衬底电连接起来。在第二芯片350和集成衬底302的开口346的侧壁之间提供底部填料352。最后，附接第三芯片354，并将其电连接至集成衬底302。在该实施例中，布置第二芯片来覆盖包含第二芯片350的开口346。注意，代替第三芯片354，可以在第二集成衬底侧面338上布置诸如类似于发光二极管的有源光学元件之类的光学元件或诸如透镜之类的无源光学元件。
另外，制造焊料球356和358，完成本实施例的处理。
例如，图40的系统级封装300可以被用于制造工作在很高频率的射频(RF)模块。通过将第二芯片350布置在通常包含无源元件的集成衬底302中，可以在同一平面内制造第一集成衬底侧面上的第一芯片、第二芯片350和第三芯片354上的有源电路之间的高频连接，从而使信号衰减最小。
而且，通过在三个不同层次上提供与集成衬底302连接的芯片，本实施例允许一种集成度非常高的集成电路。
在不希望干法蚀刻在金属触片322和324上结束的情况下，可以采用附加层来设计一种可替换的自对准过程，这在US5,504,036中在之前进行了描述。
虽然在附图和上文说明中已经对本发明进行了图示和说明，这种图示和说明应当被认为是说明性和示例性的，而不是限制性的；本发明不局限于这些公开的实施例。
例如，根据特定应用的有关集成密度和引线电感的需要，在一些实施例中优化通过衬底的通路的深宽比和集成衬底的厚度的组合。增大集成衬底上的集成密度包括在不增大集成衬底上的面积消耗的情况下，在不同位置处提供更多通过衬底的通路的可能性。使通过衬底的通路分布在集成衬底上允许减小到达/源自通过衬底的通路的导电线的引线的长度。在需要通过衬底的通路的电阻特别低的情况下，可以并行地电连接和采用几个单个的通过衬底的通路。
在实施该所要求保护的发明时，本领域技术人员通过研究附图、公开内容和所附权利要求，可以理解和实现所公开的实施例的其他变型。
在权利要求中，所用词“包括”不排除其他的元件或步骤，不定冠词“一个”或“一种”并不排除多个或多种。在互相不同的从属权利要求中引用某此措施的简单事实不表示不能采用这些措施的组合来获得优势。
权利要求中的任一参考标号都不应当被解释为对范围的限制。