结合有导脚及基板的半导体封装件及其制法 【技术领域】
本发明涉及一种半导体封装件，特别是涉及一种以导脚作为半导体芯片与外部装置(External Device)电性连接的输入/输出连接端的半导体封装件。
背景技术
导线架(leadframe)为一导电金属制的芯片框架，一般为铜材料制成，且包括一位于中央的置晶垫(die pad)和多个位于周边的导脚(leads)；其中置晶垫的正面是用以安置一半导体芯片，并通过焊线(bondingwires)将置晶垫上的芯片电性连接至导脚。在焊线制造工艺完成之后，一般是再接着形成一电绝缘性的封装胶体(epoxy-molded compound，EMC；或称为encapsulation body)，用以包覆半导体芯片，但暴露于导脚的外端来作为芯片的外部电性连接点。
露垫型(exposed-pad)半导体封装结构则为一种将导线架的置晶垫的背面外露于封装胶体的底部的半导体封装结构。在表面粘着技术(Surface Mount Technology，SMT)中，即可将此外露的置晶垫背面通过焊锡而焊结至外部的印刷电路板的接地面上，由此而使得所封装的芯片的接地点可经由外露的置晶垫而直接电性连接至印刷电路板的接地面，使得所封装的芯片具有更佳的接地效果。
请参阅图6，为本发明的申请人所拥有的中国台湾公告号第472375号发明专利，其公开一种露垫型(exposed-pad)半导体封装件，如图6所示，其包括有由多个导脚(leads)61及芯片座(die pad)62构成的导线架(lead frame)60，粘设于该芯片座62的顶面62a上的半导体芯片70，用以电性连接该半导体芯片70至各导脚61与芯片座62的多条焊线(bonding wires)80，以及用以包覆该部分导脚61、部分芯片座62、半导体芯片70与焊线80的封装胶体90。由于该导脚61的外导脚(outer leads)及芯片座62的底面62b外露出该封装胶体90，使该半导体芯片70能利用导脚61及芯片座62电性连接至供该半导体封装件设置的如印刷电路板(Printed Circuit Board，PCB)的外部装置；但由于该芯片座62为一片体(sheet body)，仅能作为单一的输入/输出连接端，以与印刷电路板上一个对应的电性连接垫电性连接，故相比于现有的非露垫式半导体封装件，图6所示的半导体封装件相当于仅增加一个输入/输出连接端。因而，对集成化程度提高的半导体芯片而言，仍嫌不足，且其所能达成的信号传输效率或接地稳定性也相对受到限制，导致产品的可靠性降低。
有鉴于此，第6,876,068及6,927,483号美国专利乃提出类似的将芯片座分离成多个间隔开的部分(spaced portions)，以使各分隔开的部分作为输入/输出连接端的结构，如图7所示。虽然是种使芯片座分割成多个部分的设计，能增加输入/输出连接端的数量，但芯片座分离为数个部分后，其与封装胶体间的结合介面会增加，而易因两者间存在的热膨胀系数(Coefficient of Thermal Expansion，CTE)的差异，在后续的温度循环中导致封装胶体与芯片座间的结合介面发生裂痕(Crack)，而影响产品的可靠性；再者，该种将芯片座分离为多个间隔开的部分的设计，所能增加的输入/输出连接端的数量也极为有限，仍无法满足高度集成化的半导体芯片对输入/输出连接端在数量上的需求。此外，虑及热应力的影响，芯片座分割为多个间隔开的部分往往须对称分布，如此，即会限制到间隔开部分的位置配置，遂进而影响到与外部装置电性连接时，在设计上的弹性需求。因此，前述的两美国专利仍存在急待改进的问题。
综上所述，如何提供一种具有多个输入/输出连接端(I/Oconnections)的半导体封装件，以提升传输效率及接电效果，并能避免前述现有半导体封装件的输入/输出连接端数量增加有限、位置无法灵活调整及线路布局复杂凌乱等缺陷，实为此产业急需解决地问题。
【发明内容】
有鉴于现有设计上的问题，本发明的目的是提出一种结合有导脚与基板的半导体封装件，能有效满足半导体芯片对输入/输出连接端在数量上的需求，提升半导体封装件的电性与可靠性，并令输入/输出连接端具有足够的灵活布局性，以符合与外部装置电性连接时的位置需求。
本发明所提供的结合有导脚与基板的半导体封装件包括：具有第一表面及相对的第二表面的基板，且该第一表面上具有多个焊垫，在该第二表面上具有多个电性连接垫；多个导脚，各该导脚由内导脚与外导脚所构成，以令各该导脚通过其内导脚接设于基板的第一表面上的外缘部分，而使各该导脚的外导脚外伸出基板的边缘；接置于基板的芯片接置区的至少一半导体芯片；多个电性连接该半导体芯片至该基板及基板上的内导脚的焊线；以及，包覆该半导体芯片、焊线、内导脚及部分基板的封装胶体，并令该基板的第二表面外露出该封装胶体，且各该导脚的外导脚外伸出该封装胶体。
由于该基板第二表面上形成的多个电性连接垫外露出封装胶体，故能与导脚的外导脚共同作为该半导体芯片与外部装置电性连接用的输入/输出连接端，使本发明的半导体封装件具有比前述现有技术更多的输入/输出连接端，而能符合高度集成化半导体封装件，对输入/输出连接端的数量上的需求；且该基板的使用能使形成于其第二表面上电性连接垫具有布局的灵活性，能有效满足外部装置上对应电性连接端的布局需求以及半导体芯片在电性上的需求。此外，基板与封装胶体间的粘结性比公知的金属芯片座与封装胶体间的粘结性更佳，且基板与封装胶体间的结合介面少于前述第6,876,068及6,927,483号美国专利等所公开的结构中的分离式芯片座与封装胶体间的结合介面，故本发明的半导体封装件较不易在基板与封装胶体间的结合介面发生剥离现象，而具有较佳的产品可靠性。
本发明还提供一种结合有导脚及基板的半导体封装件的制法。该制法包括下列步骤：将多个导脚通过各导脚的内导脚结合至一基板的第一表面上，并使各该导脚的外导脚外伸出该基板的边缘，且该基板相对于第一表面的第二表面上形成有多个电性连接垫；接置至少一芯片至该基板的芯片接置区上；电性连接该半导体芯片至该基板及导脚；以及形成一封装胶体，用以包覆该半导体芯片、各该导脚的一部分及部分的基板，但使各该导脚的外导脚外伸出该封装胶体，并使该基板的第二表面外露出该封装胶体。
相比于现有技术，本发明的基板的第一表面设有多个焊垫，该第二表面设有多个电性连接垫，且该基板的周围并结合有多个导脚，通过该基板的多个焊垫及电性连接垫的位置的灵活配置及数量的增减变化，使该至少一半导体芯片接置于该基板上时，即可通过多条焊线与多个焊垫及电性连接垫形成电性连接，进而提升半导体封装件的传输效率、接地性能等电气特性及整体的可靠性。
【附图说明】
图1为本发明的结合有导脚及基板的半导体封装件第一实施例的剖面示意图；
图2为本发明的结合有导脚及基板的半导体封装件第二实施例的剖面示意图；
图3为本发明的结合有导脚及基板的半导体封装件第三实施例的剖面示意图；
图4为本发明的结合有导脚及基板的半导体封装件第四实施例的剖面示意图；
图5A为本发明具有导线架的半导体封装件的制法的流程图；
图5B为本发明具有导线架的半导体封装件的制法的结构示意图；
图6为中国台湾第472375号专利申请的侧视剖面结构示意图；
图7为美国第6,927,483号专利的侧视剖面结构示意图。
主要元件符号说明：
100、200、300、400半导体封装件
110、210、310、410导脚
111、211、311、411内导脚
112、212、312、412外导脚
120、220、320、420基板
121、221、321、421第一表面
122、222、322、422第二表面
123、223、323、423焊垫
124、224、324、424电性连接垫
125、225、326、426芯片接置区
130、230、330、430半导体芯片
140、240、340、440焊线
150、250、350、450封装胶体
213折弯部
325凹部
425凹槽
S11～S14步骤
60导线架
61导脚
62芯片座
62a顶面
62b底面
70半导体芯片
80焊线
90封装胶体
【具体实施方式】
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。
以下参照附图说明本发明的实施例，应注意的是，本发明是应用于结合有导脚及基板的半导体封装件上，尤其适用于LQFP(也就是薄型QFP，Low Quad Flat Package)，以下附图为简化的示意图式，而仅以示意方式说明本发明的基本构想，遂附图中仅例示与本发明有关的元件而非按照实际实施时的元件数目、形状及尺寸绘制，其实际实施时各元件的型态、数量及比例并非以图示为限，可依实际设计需要作变化，合先叙明。
第一实施例
请参阅图1，为本发明的结合有导脚及基板的半导体封装件第一实施例的剖面示意图，如图所示，本实施例的结合有导脚及基板的半导体封装件100包括：多个导脚110、基板120、半导体芯片130、多条焊线140及封装胶体150。各该导脚110具有内导脚111与外导脚112；而该基板120具有第一表面121及相对于该第一表面121的第二表面122，且在该第一表面121上具有芯片接置区125及多个焊垫123，在该第二表面122上则形成有多个电性连接垫124，并供各导脚110以其内导脚111结合至该基板120的第一表面121上，以使各该导脚110与基板120结合后，各该导脚110的外导脚112是向外伸出该基板120边缘；该半导体芯片130接置于该基板120第一表面121的芯片接置区125，而使该第一表面121上的多个焊垫123位于该半导体芯片130与该多个导脚110的内导脚111之间；该多条焊线140分别焊接于该半导体芯片130与各该内导脚111及多个焊垫123，以电性连接该半导体芯片130至该多个导脚110与基板120；该封装胶体150用以包覆该至少一半导体芯片130、焊线140、各该导脚110的内导脚111及部分的基板120，而使各该导脚110的外导脚112外伸出该封装胶体150，并使该基板120的第二表面122外露出该封装胶体150，且该第二表面122与该封装胶体150的底面齐平。
在本实施例中，该基板120是选自单层印刷电路板及多层印刷电路板所组成群组的其中一者，所以该基板120的第一表面121及第二表面122上所设置的焊垫123及电性连接垫124皆可视不同的情形而做不同的布局或配置，以因应不同的情况做调整，并能有效增进输入/输出连接端的数量，并且可设置高密度的焊垫123及电性连接垫124，以缩短所述焊线140的距离，而避免线路布局混乱，进而简化打线制造工艺，提高产品良率。再者，可通过该基板120直接将芯片130所产生的热能传输至外界，因为该基板120的面积又比现有的置晶垫面积大，所以，其达成的散热效率会更好。
第二实施例
请参阅图2，为本发明的结合有导脚及基板的半导体封装件第二实施例的剖面示意图，如图所示，本发明的结合有导脚及基板的半导体封装件200与前一实施例包括：多个导脚210、基板220、半导体芯片230、多条焊线240及封装胶体250。与前一实施例不同的是，各该导脚210的内导脚211又进一步向上弯折形成一折弯部213，以增加该外导脚212的高度，使该导脚210的下方形成一空间，而可作为其他电子元件的电路布局使用；而该基板220与前一实施例一样具有第一表面221及相对于该第一表面221的第二表面222，且在该第一表面221上具有芯片接置区225及多个焊垫223，在该第二表面222上则形成有多个电性连接垫224，并供各导脚210以其内导脚211结合至该基板220的第一表面221上，以使各该导脚210与基板220结合后，各该导脚210的外导脚212向外伸出该基板220边缘；该半导体芯片230接置于该基板220第一表面221的芯片接置区225，而使该第一表面221上的多个焊垫223位于该半导体芯片230与该多个导脚210的内导脚211之间；该多条焊线240分别焊接于该半导体芯片230与各该内导脚211及多个焊垫223，以电性连接该半导体芯片230至该多个导脚210与基板220；该封装胶体250用以包覆该至少一半导体芯片230、焊线240、各该导脚210的内导脚211及部分的基板220，而使各该导脚210的外导脚212外伸出该封装胶体250，并使该基板220的第二表面222外露出该封装胶体250，且该第二表面222与该封装胶体250的底面齐平。
所以该基板220的第一表面221及第二表面222上所设置的焊垫223及电性连接垫224皆可视不同的情形而做不同的布局或配置，以因应不同的情况做调整，并能有效增进输入/输出连接端的数量，并且可设置高密度的焊垫223及电性连接垫224，以缩短所述焊线240的距离，而避免线路布局混乱，进而简化打线制造工艺，提高产品良率。并可通过导脚210下方所形成的空间，以增加电路布局的空间。
第三实施例
请参阅图3，为本发明的结合有导脚及基板的半导体封装件第三实施例的剖面示意图，如图所示，本发明的结合有导脚及基板的半导体封装件300与前二个实施例一样包括：多个导脚310、基板320、半导体芯片330、多条焊线340及封装胶体350。各该导脚310具有内导脚311与外导脚312；而该基板320具有第一表面321及相对于该第一表面321的第二表面322，且在该第一表面321上具有芯片接置区326及多个焊垫323，在该第二表面322上则形成有多个电性连接垫324，并供各导脚310以其内导脚311结合至该基板320的第一表面321上，以使各该导脚310与基板320结合后，各该导脚310的外导脚312向外伸出该基板320边缘；该半导体芯片330接置于该基板320第一表面321的芯片接置区326，而使该第一表面321上的多个焊垫323位于该半导体芯片330与该多个导脚310的内导脚311之间；该多条焊线340分别焊接于该半导体芯片330与各该内导脚311及多个焊垫323，以电性连接该半导体芯片330至该多个导脚310与基板320；该封装胶体350用以包覆该至少一半导体芯片330、焊线340、各该导脚310的内导脚311及部分的基板320，而使各该导脚310的外导脚312外伸出该封装胶体350，并使该基板320的第二表面322外露出该封装胶体350，且该第二表面322与该封装胶体350的底面齐平。
该基板320是选自单层印刷电路板及多层印刷电路板所组成群组的其中一者，所以该基板320的第一表面321及第二表面322上所设置的焊垫323及电性连接垫324皆可视不同的情形而做不同的布局或配置。
与前两个实施例不同的是，本实施例中的基板320的芯片接置区326是形成一凹部(recess)325，该凹部325用来接置该至少一半导体芯片330，藉以降低本发明的半导体封装件300的整体高度。
第四实施例
请参阅图4，为本发明的结合有导脚及基板的半导体封装件第四实施例的剖面示意图，如图所示，本发明的结合有导脚及基板的半导体封装件400与前三个实施例一样包括：多个导脚410、基板420、半导体芯片430、多条焊线440及封装胶体450。各该导脚410具有内导脚411与外导脚412；而该基板420具有第一表面421及相对于该第一表面421的第二表面422，且在该第一表面421上具有芯片接置区426及多个焊垫423，在该第二表面422上则形成有多个电性连接垫424，并供各导脚410以其内导脚411结合至该基板420的第一表面421上，以使各该导脚410与基板420结合后，各该导脚410的外导脚412向外伸出该基板420边缘；该第一表面421上的多个焊垫423位于该半导体芯片430与该多个导脚410的内导脚411之间；该多条焊线440分别焊接于该半导体芯片430与各该内导脚411及多个焊垫423，以电性连接该半导体芯片430至该多个导脚410与基板420；该封装胶体450用以包覆该至少一半导体芯片430、焊线440、各该导脚410的内导脚411及部分的基板420，而使各该导脚410的外导脚412外伸出该封装胶体450，并使该基板420的第二表面422外露出该封装胶体450，且该第二表面422与该封装胶体450的底面齐平。
该基板420是选自单层印刷电路板及多层印刷电路板所组成群组的其中一者，所以该基板420的第一表面421及第二表面422上所设置的焊垫423及电性连接垫424皆可视不同的情形而做不同的布局或配置。
与前三个实施例不同的是，本实施例中的基板420的芯片接置区426形成一凹槽(hole)425，该凹槽425贯穿第一表面421及第二表面422，以用来接置该至少一半导体芯片430，藉以更加降低本发明的半导体封装件400的整体高度，并使该半导体芯片430的底部直接接触于外部电子装置(未予以图示)，以直接进行散热，进而可增进散热效果。
请参阅图5A及图5B，为本发明的结合有导脚及基板的半导体封装件的制法的流程图及结构示意图，如图所示，至少包括如下步骤。
在步骤S11中：将多个导脚通过各导脚的内导脚结合至一基板的第一表面上，并使各该导脚的外导脚外伸出该基板的边缘，且该基板相对于第一表面的第二表面上形成有多个电性连接垫。接着进至步骤S12。
在步骤S12中：接置至少一半导体芯片至该基板的芯片接置区上。接着进至步骤S13。
在步骤S13中：电性连接该半导体芯片至该基板及导脚。接着进至步骤S14。
在步骤S14中：形成一封装胶体，用以包覆该半导体芯片、各该导脚的一部分及部分的基板，但使各该导脚的外导脚外伸出该封装胶体，并使该基板的第二表面外露出该封装胶体。
在本实施例中，使各该外导脚伸出该封装胶体外的步骤后，又进一步包含将各该外导脚弯折成所需形状的步骤。另外，该基板是选自单层印刷电路板及多层印刷电路板所组成群组的其中一者，是将导线架直接结合于该基板的周围，并利用电路板上的电路布局使所述位于第一表面及第二表面的焊垫及电性连接垫的位置可依需求作适当的调整或配置。并且，所述外露于封装胶体的第二表面的电性连接垫可提供信号输出或输入、电磁波或干扰的输出及其他电流的输出或输入使用，由此，以提升本发明的结合有导脚及基板的半导体封装件的电性。再者，利用电路板本身的线路布局可令各焊垫及电性连接垫的位置配置更富弹性，得以更佳灵活的配置，并可增加各焊垫及电性连接垫间的密度，进而有效增进提升输入/输出连接端的数量。
相比于现有技术，本发明的结合有导脚及基板的半导体封装件是将导脚直接接合于该基板的周围，而芯片接置于该基板第一表面的芯片接置区，该基板具有多个外露于该基板第一表面的焊垫及外露于该第二表面的电性连接垫，并利用该基板上的电路布局以自由调整所述焊垫及电性连接垫的位置及密度，而能增加该基板的输入/输出连接端的数量，以符合高集成化半导体芯片的需求。并且，本发明的结合有导脚及基板的半导体封装件的制法，是直接将基板与导线架连接，即可利用基板本身的结构特性，轻易达到预期的功效，因此，制造工艺简单并可降低制作成本及提升产品良率，进而能确实改善现有技术中以芯片座作为输出/输入连接端时，无法增加数量的缺陷，并能避免制造过程中因芯片座与封装胶体的结合介面产生裂缝而影响到产品可靠性的问题发生。
上述的具体实施例，仅用以例释本发明的特点及功效，而非用以限定本发明。任何所属技术领域中的技术人员均可在不违背本发明的精神及范畴下，对于上述的实施例进行修饰与改变。因此，本发明的权利保护范围，应以权利要求书的范围为依据。