双极晶体管及其制造方法 【技术领域】
本发明涉及半导体器件的制造领域，尤其涉及双极晶体管及其制造方法。
背景技术
双极晶体管有两种基本结构：PNP型和NPN型，由两个背靠背的PN结组成。在这三层半导体中，中间一层叫基区(B)，左右两层分别叫发射区(E)和集电区(C)。发射区和基区间形成发射结，集电区和基区间形成集电结。晶体管按功率耗散能力大小可分为小功率管、中功率管、大功率管。按工作频率的高低可分为低频管、高频管、微波管。按制造工艺又可分为合金管、合金扩散管、台式管、外延平面管。合金管的基区宽度和结电容都较大，频率性能差，一般仅用于低频电路。合金扩散管的基区由扩散形成，基区较薄，基区杂质分布所形成的内建场能加速少数载流子渡越，因此它的频率特性较好，可用于高频范围。外延平面管的基区和发射区都可用扩散或离子注入工艺形成，基区宽度可精确控制到0.1微米或更低。采用电子束曝光、干法腐蚀等新工艺可获得亚微米的管芯图形线条。因此，它的工作频率可从超高频一直延伸到微波X波段。外延平面管加上掺金工艺可制成超高速开关管和各种高速集成电路(如ECL电路)。
双极晶体管的结构和制造方法的研究由来已久，常见的双极晶体管的结构和制造方法可以参考中国专利申请第91104429.9号所公开的内容。
传统的双极晶体管的缺点很多，例如发射极和集电极之间的击穿电压很难进行有效控制等。
另外，双极晶体管与现有的MOS晶体管的制造工艺的兼容性还不够。
【发明内容】
本发明所要解决的技术问题是，提供一种击穿电压可控且制造工艺与MOS晶体管兼容的双极晶体管结构和制造方法。
为解决上述技术问题，本发明提供一种双极晶体管，包括形成在半导体衬底上的基区、发射区和集电区，以及由金属形成的与基区接触的基极，所述基极内设有通孔，所述基区至少部分位于所述通孔内；所述集电区和基区之间还包括缓冲区，所述缓冲区的掺杂类型与集电区相同，但掺杂浓度小于集电区；所述缓冲区与集电区之间的界面以及所述发射区与基区的界面在平行于基区长度方向的平面内倾斜于所述半导体衬底表面。
可选地，所述半导体衬底为SOI衬底，所述基区、发射区和集电区形成于所述SOI衬底的第一半导体材料层。
可选地，所述的第一半导体材料层的材料包括Si、Ge、SiGe、GaAs、InP、InAs或InGaAs。
可选地，所述基极由W、Al、Ag、Au、Cr、Mo、Ni、Pd、Ti或Pt的单质或者任意两种以上的叠层或合金所形成。
可选地，所述基区为圆柱体。
根据本发明的另一方面，提供一种双极晶体管的制造方法，包括步骤：提供半导体衬底，所述半导体衬底设有埋入电介质层和所述埋入电介质层上的第一半导体材料层；对所述的第一半导体材料层进行离子注入；刻蚀所述第一半导体材料层和埋入电介质层，形成半导体材料柱和电介质支撑柱，所述半导体材料柱由所述电介质支撑柱所支撑；去除所述电介质支撑柱的中段，使得电介质支撑柱的中段形成镂空；在所述衬底上沉积金属层至至少掩埋所述半导体材料柱，并填充所述电介质支撑柱的镂空处；刻蚀所述金属层，形成金属基极，所述金属基极的长度小于等于所述电介质支撑柱被去除的长度，所述金属基极在所述电介质支撑柱的镂空处形成对所述半导体材料柱的包裹，所述半导体材料柱被所述金属基极包裹的一段形成基区；对半导体材料柱两端的暴露部分进行轻掺杂，所述轻掺杂的方向垂直或接近垂直于所述半导体衬底表面，所述轻掺杂的离子类型与所述离子注入的离子类型相反；对半导体材料柱的暴露部分进行重掺杂，所述重掺杂的杂质类型与所述轻掺杂的杂质类型相同，所述重掺杂的方向在平行于基区长度方向的平面内倾斜于所述半导体衬底表面，形成与所述基区连接的发射区和缓冲区，以及与所述缓冲区连接的集电区。
可选地，在对所述半导体材料柱两端的暴露部分进行重掺杂之前还包括步骤：在所述金属基极的侧壁上形成隔离层。
可选地，对所述的半导体材料层进行轻掺杂的杂质与对所述半导体材料柱两端的暴露部分进行重掺杂的杂质地导电类型相同。
可选地，所述半导体材料柱为圆柱形。
可选地，所述金属基极由W、Al、Ag、Au、Cr、Mo、Ni、Pd、Ti或Pt的金属单质或氮化物，或者任意两种以上所述金属单质和/或氮化物的叠层或合金所形成。
可选地，所述的第一半导体材料层的材料包括Si、Ge、SiGe、GaAs、InP、InAs或InGaAs。
与现有技术相比，本发明对发射区和集电区先进行垂直轻掺杂再进行倾斜重掺杂，可以一次性形成与基区接触的重掺杂的发射区，以及在基区和重掺杂的集电区之间的轻掺杂的缓冲区，从而可以通过控制重掺杂角度来控制发射区和集电区之间的击穿电压。
另外，本发明所提供的双极晶体管的制造方法可以和现有的Fin-FET晶体管制造工艺完全融合，也就是说，可以通过同一个工艺流程同时制造Fin-FET晶体管和双极晶体管。
【附图说明】
图1为本发明一个实施例双极晶体管的结构示意图；
图2为制造图1所示双极晶体管的方法流程图；
图3至图11为根据图2所示方法制造图1所示双极晶体管的示意图；
图12为本发明另一个实施例双极晶体管的结构示意图；
图13为图12所示双极晶体管的立体结构示意图；
图14为制造图12所示双极晶体管的方法流程图；
图15至图22为根据图14所示方法制造图12所示双极晶体管的示意图。
【具体实施方式】
实施例1
下面以在SOI(Silicon On Insulator，绝缘体上硅)衬底上形成的双极晶体管结构及其制造方法为例，结合附图，对本发明的具体实施方式进行详细描述。
SOI衬底具有底层硅衬底、埋入电介质层和埋入电介质层上的第一半导体材料层。第一半导体材料层的材料包括Si、Ge、SiGe、GaAs、InP、InAs或InGaAs等，在实施例1中仅以第一半导体材料层的材料是硅为例进行详细说明。
如图1所示，在SOI衬底100的顶层硅103(参考图3)上形成有NPN型双极晶体管110。该NPN型双极晶体管110包括P型的基区111、N型的发射区112和N型的集电区113。
集电区113和基区111之间还包括缓冲区114。缓冲区114掺杂杂质的电性与集电区113相同，均为N型杂质，但缓冲区114内的掺杂浓度小于集电区113。
缓冲区114与集电区113之间的界面，以及发射区112与基区111的界面在平行于基区111长度方向的平面内倾斜于SOI衬底100表面。
本发明的发明人发现，采用上述结构的NPN型双极晶体管110，由于集电区113和基区111之间低掺杂的缓冲区114的存在，可以提高发射区112和集电区113之间的击穿电压BVCEO。
并且，由于缓冲区114的长度可以在制造过程中通过调整重掺杂的倾斜角度来控制，也就实现了的发射区112和集电区113之间的击穿电压BVCEO可控。
另外，重掺杂的发射区112与基区111的直接接触，可以提高来自发射区112的电子注入效率。
此外，上述结构还会导致发射区112与基区111之间的电容以及集电区113与基区111之间的电容降低，从而提高截止频率fX和最高频率fmax。
如图1所示，NPN型双极晶体管110还包括与基区111接触的基极115。基极115包括与基区111接触的多晶硅层116和多晶硅层116之上的金属层117，以及多晶硅层116和金属层117侧壁上用于电隔离的隔离层118。
金属层117与多晶硅层116之间的接触可以是欧姆接触，也可以是肖特基接触。制造金属层117的材料可以选自W、Cr、Au、Ag、Al、Ti、TiN、Ni或Co。
图1中还展示了相似的PNP型双极晶体管120。PNP型双极晶体管120与NPN型双极晶体管110除了掺杂杂质类型完全相反以外，在其他结构上两者是相同的。
另外，本实施例还提供上述双极晶体管的制造方法，如图2所示，包括步骤：
S101，提供SOI衬底；
S102，刻蚀SOI衬底上的第一半导体材料层至暴露埋入电介质层，形成浅沟槽；
S103，在浅沟槽内填充电介质层；
S104，对半导体衬底进行离子注入，形成有源区；
S105，在SOI衬底上依次形成多晶硅层和金属层；
S106，通过刻蚀多晶硅层和金属层来定义覆盖或部分覆盖基区的基极；
S107，在刻蚀后的多晶硅层和金属层的侧壁上形成隔离层；
S108，对有源区的暴露部分进行垂直轻掺杂；
S109，对有源区的暴露部分进行倾斜重掺杂。
首先执行步骤S101，提供如图3所示的SOI衬底100。SOI衬底100包括底层硅101、底层硅101上的埋入电介质层102以及埋入电介质层102之上的顶层硅103。其中，顶层硅103的厚度为10nm至150nm，埋入电介质层102的厚度为100nm至300nm。
SOI衬底100通过在两层硅基板之间封入一个绝缘的埋入电介质层102，从而将活跃的晶体管元件相互隔离。上述埋入电介质层102的材料通常是氧化物，因此又将埋入电介质层102称为埋入氧化物层(Buried Oxide，BOX)。埋入电介质层102能有效地使电子从一个晶体管门电路流到另一个晶体管门电路，不让多余的电子渗漏到下层硅基板上。用SOI衬底100形成的半导体器件具有寄生电容小、短沟道效应小、速度快、集成度高、功耗低、耐高温以及抗辐射等优点。
然后执行步骤S102，如图4所示，刻蚀SOI衬底100上的顶层硅103至暴露埋入电介质层102，形成浅沟槽104。浅沟槽104的作用是对在SOI衬底100上形成的晶体管进行隔离。
接着执行步骤S103，在浅沟槽104内填充电介质材料，形成如图5所示的结构。在浅沟槽104内填充的电介质材料可以与埋入电介质层102的材料相同，使得在浅沟槽104内填充的电介质材料与埋入电介质层102完全融为一体。
在制造过程中，将浅沟槽104完全填满，并获得一个平整的表面，通常还会加入对SOI衬底100进行化学机械研磨的步骤。化学机械研磨是本领域技术人员的惯用手段，在此不再赘述。
然后如图6所示，执行步骤S104，对SOI衬底100进行离子注入，形成有源区105。注入离子的浓度大约为1×1017cm-3至5×1017cm-3。注入的离子种类需要根据所制造的双极晶体管进行选择，例如需要制造NPN型晶体管时，需要向有源区105注入P型杂质，例如以1×1012cm-2至5×1012cm-2、2KeV至30KeV的剂量向有源区105注入B+离子；需要制造PNP型晶体管时，需要向有源区105内注入N型杂质，例如以1×1012cm-2至5×1012cm-2、5KeV至30KeV的剂量向有源区105内注入As+离子。
S101至S104的过程总结起来就是在SOI衬底100上形成有源区105。
然后执行步骤S105，在SOI衬底100上依次形成多晶硅层116和金属层117，形成如图7所示的结构。金属层117与多晶硅层116之间的接触可以是欧姆接触，也可以是肖特基接触。金属层117的材料选自W、Cr、Au、Ag、Al、Ti、TiN、Ni或Co。
接着执行步骤S106，通过刻蚀多晶硅层116和金属层117来定义覆盖或部分覆盖基区111(参考图1)的基极115的主要结构，如图8所示。
然后执行步骤S107，在刻蚀后的多晶硅层116和金属层117的侧壁上形成隔离层118，如图9所示。多晶硅层116、金属层117和隔离层118一起共同形成基极115。
步骤S105至步骤S107总结起来就是在有源区105上形成覆盖或部分覆盖基区111的基极115。
然后执行步骤S108，对有源区105的暴露部分进行垂直轻掺杂，形成如图10所示的结构。轻掺杂的杂质和步骤S104中注入的离子的电性相反。例如，在步骤S104中注入的是P型离子，则在步骤S108中轻掺杂的是N型离子；而如果在步骤S104中注入的是N型离子，则在步骤S108中轻掺杂的是P型离子。在步骤S108中进行轻掺杂的一个主要目的是为后续形成缓冲区114(参见图1)做准备。
接下来执行步骤S109，如图11所示，对暴露的有源区105进行倾斜重掺杂。重掺杂的杂质类型与步骤S108中轻掺杂的杂质类型相同。如图11所示，重掺杂的方向在平行于基区长度方向的平面内倾斜于SOI衬底100表面。最后形成如图1所示的与基区111连接的重掺杂的发射区112和轻掺杂的缓冲区114，以及与缓冲区114连接的重掺杂的集电区113。
最后还可以形成与发射区112连接的发射极(图未示)、与集电区113连接的集电极(图未示)和基极115的外联金属线(图未示)等。以及将整个双极晶体管用电介质材料进行封闭等步骤。这些步骤属于现有技术，在此不再赘述。
上述工艺步骤与现有的制造CMOS晶体管的步骤完全兼容，可以通过同一个工艺流程在同一晶圆上同时制造MOS晶体管和本发明所述的具有缓冲区的双极晶体管。
实施例2
在本具体实施方式中，还提供一种特殊的形成在SOI衬底上的具有缓冲区的双极晶体管结构及其制造方法，以下将结合附图进行说明。
如图12和图13所示，本实施例提供形成在SOI衬底220上的一种双极晶体管201，包括由金属形成的金属基极202和一根圆柱形的半导体材料柱203(参考图20)。半导体材料柱203从一端到另一端依次是该双极晶体管201的发射区204、基区205、缓冲区208和集电区206。金属基极202内设有通孔207，而基区205位于通孔207内，也即金属基极202形成对基区205的包裹而暴露发射区204和集电区206。基区205的长度为5nm至50nm。相应的，金属基极202的长度小于等于基区205的长度。这里所说的基区205的长度即从基区205与发射区204的界面到基区205与缓冲区208的界面间的长度。而基区205的长度方向也就是从基区205与发射区204的界面到基区205与缓冲区208的界面的方向。
集电区206和基区205之间还包括缓冲区208。缓冲区208掺杂杂质的电性与集电区206相同，但缓冲区208内的掺杂浓度小于集电区206。
缓冲区208与集电区206之间的界面，以及发射区204与基区205的界面在平行于基区205长度方向的平面内倾斜于SOI衬底220表面。
如实施例1中所述，本发明的发明人发现，采用上述结构的NPN型双极晶体管201，由于集电区206和基区205之间低掺杂的缓冲区208的存在，可以提高发射区204和集电区206之间的击穿电压BVCEO。
并且，由于缓冲区208的长度可以在制造过程中通过调整重掺杂的倾斜角度来控制，也就实现了的发射区204和集电区206之间的击穿电压BVCEO可控。
另外，重掺杂的发射区204与基区205的直接接触，可以提高来自发射区204的电子注入效率。
此外，上述结构还会导致发射区204与基区205之间的电容以及集电区206与基区205之间的电容降低，从而提高截至频率fT和最高频率fmax。
在本实施例中，上述结构还有一个好处在于，由于基区205被基极202全包围，因而基区205不会与埋入电介质层222直接接触，从而避免了“埋入电介质效应”或者叫“埋入氧化物效应”(buried oxide effect)。
在本实施例中，采用圆柱形的半导体材料柱203是一个优选的实施例，本领域技术人员知道，半导体材料柱203的径向横截面是其他形状也可以实现本发明的目的。
另外，该双极晶体管201还包括在金属基极202的侧壁上设置的隔离层210。隔离层210的形状和材质已为现有技术所公开，在此不再赘述。
制造半导体材料柱203的半导体材料包括Si、Ge、SiGe、GaAs、InP、InAs或InGaAs等。
而金属基极202由W、Al、Ag、Au、Cr、Mo、Ni、Pd、Ti或Pt的金属单质或TiN、TaN等金属氮化物，或者任意两种以上所述金属单质和/或氮化物的叠层或合金所形成。
如前所述采用SOI衬底220的原因在于，这样的衬底通过在两层硅基板之间封入一个绝缘的埋入电介质层，从而将活跃的晶体管元件相互隔离。上述埋入电介质层的材料通常是氧化物，因此又将埋入电介质层称为埋入氧化物层(Buried Oxide，BOX)。埋入电介质层能有效地使电子从一个晶体管门电路流到另一个晶体管门电路，不让多余的电子渗漏到下层硅基板上。用SOI衬底220形成的半导体器件具有寄生电容小、短沟道效应小、速度快、集成度高、功耗低、耐高温以及抗辐射等优点。
上述发射区204、基区205、缓冲区208和集电区206虽然形成在同一根半导体材料柱203中，但掺杂的总类和浓度是不同的。发射区204和集电区206与缓冲区208的掺杂种类是一样的，但发射区204和集电区206的掺杂浓度高于缓冲区208的掺杂浓度。而发射区204、缓冲区208和集电区206与基区205的掺杂种类是相反的。当双极晶体管201需要被制造成NPN型晶体管时，对发射区204、缓冲区208和集电区206掺杂用的杂质可以为N型杂质，例如As+等，而对基区205注入P型杂质，例如B+；当双极晶体管201需要被制造成PNP型晶体管时，对发射区204、缓冲区208和集电区206掺杂用的杂质可以为P型杂质，例如B+等，而对基区205注入N型杂质，例如As+。
另外，本实施例还提供上述双极晶体管的制造方法，如图14所示，包括步骤：
S201，提供底层硅衬底，所述衬底设有埋入电介质层和所述埋入电介质层上的第一半导体材料层；
S202，对所述的第一半导体材料层进行离子注入；
S203，刻蚀所述第一半导体材料层和埋入电介质层，形成半导体材料柱和电介质支撑柱；
S204，去除所述电介质支撑柱的中段，使得电介质支撑柱的中段形成镂空；
S205，对所述半导体材料柱进行温度为1000至1200℃的热退火处理；
S206，在所述衬底上沉积金属层至至少掩埋所述半导体材料柱，并填充所述电介质支撑柱的镂空处；
S207，刻蚀所述金属层，形成金属基极；
S208，在所述金属基极的侧壁上形成隔离层；
S209，对所述半导体材料柱两端的暴露部分进行垂直轻掺杂；
S210，对半导体材料柱的暴露部分进行倾斜重掺杂。
下面将结合附图对上述双极晶体管的制造方法进行详细说明。
首先执行步骤S201，提供如图15所示的衬底220。图15所示的衬底，也即前述的SOI衬底，包括第一半导体材料层223、埋入电介质层222以及底层硅衬底221。其中，第一半导体材料层223与底层硅衬底221夹合埋入电介质层222形成三明治叠层结构。其中，第一半导体材料层223的厚度可以为10nm至150nm，而埋入电介质层222的厚度可以为100nm至300nm。埋入电介质层222能有效防止多余的电子从第一半导体材料层223渗漏到底层硅衬底221中，因而，在其上形成的半导体器件具有寄生电容小、短沟道效应小、速度快、集成度高、功耗低、耐高温以及抗辐射等优点。
上述衬底220中所用到的第一半导体材料层223和底层硅衬底221所使用的半导体材料包括Si、Ge、SiGe、GaAs、InP、InAs或InGaAs。这样的半导体材料可以与后续工艺形成的金属基极202形成金属-半导体间的肖特基接触，而这种接触正是本发明所需要的。
然后执行步骤S202，对第一半导体材料层223进行轻掺杂。轻掺杂的离子浓度为1×1018cm-3至5×1018cm-3。例如，在形成NPN型双极晶体管时，可以使用B+离子进行掺杂，剂量为1×1012cm-2至5×1012cm-2，离子能量为1KeV至30KeV；而需要形成PNP型双极晶体管时，可以使用As+离子进行掺杂，剂量为1×1012cm-2至5×1012cm-2，离子能量为1KeV至20KeV。
然后执行步骤S203，刻蚀第一半导体材料层223和埋入电介质层222，形成如图16所示的半导体材料柱203和电介质支撑柱211。半导体材料柱203的直径可以为2nm至25nm，其整体由电介质支撑柱211所支撑。
刻蚀埋入电介质层222形成电介质支撑柱211时，并未完全将埋入电介质层222完全刻蚀，只是使得埋入电介质层222的厚度减小。
上述刻蚀过程可以分多步进行，例如可以经过下述步骤进行：先用等离子干法刻蚀第一半导体材料层223的一部分，由于后续形成的半导体材料柱203的直径较小，因此，在采用等离子干法刻蚀时，仍然可以形成较圆滑的半导体材料柱203的上半部分；然后再采用各向异性湿法刻蚀的方法继续刻蚀第一半导体材料层221和埋入电介质层222，由于各向异性湿法刻蚀会产生底切(undercut)效应，利用这种效应正好可以形成半导体材料柱203的下半部分，相似的，各向异性湿法刻蚀的方法也会在埋入电介质层222上形成规整的电介质支撑柱211。上述等离子干法刻蚀和各向异性湿法刻蚀为现有技术，在此不再赘述。
用上述等离子干法刻蚀和各向异性湿法刻蚀所形成的半导体材料柱203的直径有可能不符合预订要求，也有可能其轮廓不够圆滑。因此可以将该半导体材料柱203进行热氧化处理，然后再放入酸溶液中，例如经去离子水稀释的HF溶液中将半导体材料柱203外层的氧化物去除。通过这样的处理，就能方便地控制半导体材料柱203的尺寸和外轮廓，以符合要求。
然后执行步骤S204，去除电介质支撑柱211的中段，使得电介质支撑柱211的中段形成镂空。具体方法可以是先在埋入电介质层222之上利用旋涂和光刻的方法形成一层暴露电介质支撑柱211中段的光刻胶层230，如图17所示；然后采用缓冲氧化物刻蚀剂(buffer oxide etchant，BOE)刻蚀暴露的电介质支撑柱211中段，使得电介质支撑柱211的中段形成镂空，再去除光刻胶层230，形成如图18所示的结构。电介质支撑柱211的中段被刻蚀形成的镂空长度可以为5nm至50nm。
在去除电介质支撑柱211中段的步骤之后，还可以执行步骤S205，对半导体材料柱203进行热退火处理，热退火的温度在1000℃至1200℃。热退火所带来的传质作用可以使得半导体材料柱203在电介质支撑柱211中段的镂空处的轮廓更为圆滑，并且可以消除刻蚀半导体材料柱203的过程中所产生的损伤。
然后执行步骤S206，在埋入电介质层222之上沉积金属层231至至少掩埋半导体材料柱203，并填充电介质支撑柱211中段的镂空处，形成如图19所示的结构。金属层231的厚度可以为10nm至500nm。
上述金属层231可以是W、Al、Ag、Au、Cr、Mo、Ni、Pd、Ti或Pt的金属单质或TiN、TaN等金属氮化物，或者任意两种以上所述金属单质和/或氮化物的叠层或合金所形成。
然后执行步骤S207，刻蚀金属层231，形成如图20所示的金属基极202。金属基极202的长度小于等于电介质支撑柱211被去除的长度，并使得金属基极202落入电介质支撑柱211中段的镂空处。因此，金属基极202在电介质支撑柱211中段的镂空处形成对半导体材料柱203的包裹。在这里，金属基极202与半导体材料柱203的接触为肖特基接触。而半导体材料柱203被所述金属基极202包裹的一段即形成双极晶体管的基区205。
然后执行步骤S208，在金属基极202的侧壁上形成隔离层210。隔离层210的作用是防止金属基极202与其他部件形成短路，也是为后续倾斜重掺杂提供阻挡，从而可以形成缓冲区208。制造隔离层210的方法属于现有技术，在此不再赘述。
然后执行步骤S209，如图21所示，对半导体材料柱203两端所暴露的部分进行垂直轻掺杂。轻掺杂的方向垂直或接近垂直于衬底220表面。而轻掺杂的离子类型与步骤S202所述离子注入的离子电性相反。例如，在步骤S202中注入的是P型离子，则在步骤S209中轻掺杂的是N型离子；而如果在步骤S202中注入的是N型离子，则在步骤S209中轻掺杂的是P型离子。在步骤S209中进行轻掺杂的一个主要目的是为后续形成缓冲区208做准备。
然后执行步骤S210，如图22所示，对半导体材料柱203的暴露部分进行倾斜重掺杂。重掺杂的杂质类型与步骤S209中轻掺杂的杂质类型相同。重掺杂的方向在平行于基区205长度方向的平面内倾斜于衬底220表面。最后形成如图12所示的与基区205连接的重掺杂的发射区204和轻掺杂的缓冲区208，以及与缓冲区208连接的重掺杂的集电区206。
最后还可以形成与发射区204连接的发射极(图未示)、与集电区206连接的集电极(图未示)和基极202的外联金属线(图未示)等。以及将整个双极晶体管用电介质材料进行封闭等步骤。这些步骤属于现有技术，在此不再赘述。
上述工艺步骤与制造鳍状场效应晶体管(fin-FET)的步骤完全兼容，可以通过同一个工艺流程在同一晶圆上同时制造fin-FET和本发明所述的具有缓冲区的双极晶体管。
在本实施例中，是以NPN型双极晶体管为例，当然，并不限于NPN型双极晶体管。PNP型晶体管只是在离子注入掺杂杂质的电性上完全相反，其他结构和制造方法与NPN型双极晶体管完全相同。
上述实施例1和实施例2均是以SOI衬底为例，但本发明并不限于此，本领域技术人员知道，利用其它类型的半导体衬底一样可以利用本发明的所述的方法制造本发明所述的双极晶体管结构。
本申请虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本申请的保护范围应当以本申请权利要求所界定的范围为准。