本发明是关于位同步环，特别是关于快速捕捉的位同步环电路的发明，用于数字通信系统中提取比特判决时钟，该电路主要由跃变检测器、可变分频器、时钟源和环路滤波及控制电路组成。 在已公知的技术中，最常用的一种位同步环路采用由计数器组成的超前/滞后序列滤波器来检测输出序列相位误差的极性，并据此通过加减脉冲来进行相位调整。这种环路的捕捉时间长，同步带窄，电路的速度潜力因加脉冲操作而得不到充分发挥，并且，这种环路要求在群同步或序列同步码的前面设置较长的位同步位序列。在诸如同步数据通信、扩频、瞬发和密码通信、时分多路等系统中，位同步位的传输成为提高通信效率的一大障碍。有一种公知的快速位同步环电路，捕捉时通过连续减脉冲快速调整相位，其捕捉时间不超过一个码元周期。这样，必须传输的位同步位大为减少，但仍然不能完全取消，当干扰噪声较大时，这种电路会抑制输出，不能成功地捕捉。另外的一些投入实用的位同步环电路的环路方式检测和控制电路较为复杂，而且捕捉方式建立时间远大于码元周期，因而仍需要传输较多的位同步位。
本发明的任务是提供一种快速位同步环电路，能对接收的有用信号的首次跃变立即响应捕捉，其捕捉时间远小于码元周期，并且不需传输位同步位。
其解决方案如下所述。
在环路滤波及控制电路中设置一个阈上/阈下积分序列滤波器检测和寄存环路的输出动态质量，该滤波器在跃变脉冲的控制下作如下运算：
其中EG（i）和EP（i+1）分别是第i+1次跃变脉冲到来时质量寄存器地内容和采样的相差绝对值，G是预置的阈值。为了存储阈值G，电路中设置一个存储器，对于给定基带信噪比，通过预置不同的G值来改变质量码序列｛EG（i）｝的转移概率阵，以适应不同系统的指标要求。另外，阈上/阈下积分序列滤波器还设有开机清零电路。
环路分为四种工作方式，由阈上/阈下积分序列滤波器状态码高两位C1C2控制。当C1C2＝00时，环路处于立即清零捕捉方式，每检测到一个跃变脉冲，环路可变分频器立即清零;当C1C2＝01时，环路处于立即移位捕捉方式，每检测到一个跃变脉冲，环路可变分频器保持符号位地立即右移一位;当C1C2＝10时，环路处于粗跟踪方式，每检测到一个跃变脉冲，环路可变分频器在超前/滞后序列滤波器的控制下调整相位，超前计满且本次采样超前时，向后调整一个量化相位，滞后计满且本次采样滞后时，向前调整一个量化相位;当C1C2＝11时，环路处于细跟踪方式，相位调整与C1C2＝10时相同，但每次调整相位后都使超前/滞后序列滤波器状态码归中。
环路可变分频由累加器实现，累加器执行清零、保持符号位地右移一位、+0、+1、+2、+2a、+（2a+1）等七种操作之一，由阈上/阈下积分序列滤波器、超前/滞后序列滤波器和累加器外围门电路控制。a是一个由搭接线存储器给出的可调参数，环路分频比为N＝2n-2a。
环路超前/滞后序列滤波器由累加器实现，该滤波器在跃变脉冲的控制下完成如下的累加运算：
其中ES（i）为第i+1次跃变脉冲来到时累加器中的寄存器的内容，ESmax为其最大值，S（i+1）为i+1次跃变脉冲采样到的分频器符号位的值，∨和∧分别为“或”和“与”逻辑运算符号。
下面结合位同步环工作的信号环境对本发明的基本原理作一简要说明。
位同步环由基带输入信号激励。基带信号不外于两种，或者是噪声，或者是受噪声干扰的有用信号。从这两种信号中提取过零跃变脉冲与环路输出比相，相差的统计分布规律不同，前者呈均匀分布，后者呈有一个概率密度峰的对称分布，峰点相位正是有用信号跃变的最大似然相位。位同步环的设计目标是：信号来到时，能以尽可能快的速度捕捉到这个最大似然相位，并且锁定在这个相位上使输出相位误差最小。
通常，环路的滤波和控制电路中包含有对跃变和输出脉冲比相的相差进行统计检测的电路，并且由这些电路的输出控制环路的捕捉或跟踪相位调整操作。
长期以来，存在着一种技术偏见，即认为必须将对相差进行统计检测获得预先规定的某种信息（该信息标志着有用信号存在）作为进行捕捉操作的必要条件。然而，统计检测的时延大大地延误了对有用信号中包含的位定时信息的捕捉。因此，在环路可靠地捕捉之前只能传输0、1交替的位同步位序列信号以控制环路进入和完成捕捉。
本发明依据的思想是，环路的捕捉以统计检测电路标志有用信号不存在为必要条件。这样，开机值守的接收机中的位同步环路在噪声的激励下也值守在捕捉方式，当有用信号到来时，就能从有用信号的第一个跃变开始捕捉到位定时信号，并且立即用于有用信号的解码判决。当信号已经开始传输，接收机后开机中途插入接收时，前文所述的开机清零电路使环路一开始工作就能进行捕捉。环路捕捉的位定时信号一般总是叠加了相位噪声的，其方差决定于基带信噪比。由于相位噪声的均值为零，并且在均值附近的概率密度最大，因此，捕捉是最大似然提取操作。环路在捕捉到有用信号以后，统计检测电路（即阈上/阈下积分序列滤波器）将指示有用信号的存在和捕捉的成功，并控制环路转入跟踪方式工作，以进一步滤除相位噪声。
本发明提供的电路中，控制核心是阈上/阈下积分序列滤波器。该滤波器对给定的阈值与跃变脉冲采样的相差绝对值比较得到的差值进行积分（累加）运算，差值的符号反映相差绝对值在阈值之上或之下，差值的绝对值反映相差绝对值与阈值的角距离。该滤波器的状态码在跃变脉冲序列的驱动下，不断地进行动态调整，指示环路输出的动态质量。与跃变脉冲序列采样的环路输出相差序列相对应，该滤波器的状态码也构成一个序列，后者是前者的函数序列，两者都是由输入信噪比及噪声类型决定的随机序列。
理论分析表明，阈上/阈下积分序列滤波器的状态码序列是一个不可分非周期马尔可夫链，设其一步转移概率矩阵为
其中i（i＝0，1，…，I）和j（j＝0，1，…，I）是状态码所对应的十进制数，I是其最大值，Pij是从i标志的状态转移到j标志的状态的概率，
Pij＝P（j＝i+G-｜θe｜｜i）+P（j＝i且i+G-｜θe｜＜0｜i）+P（j＝i且i+G-｜θe｜＞I｜i）
可见，转移概率阵由分频比N、阈值G、积分序列滤波器的位数m（I＝2m-1）以及相差的概率分布密度函数f（θ）（在立即清零捕捉方式下与输入相位噪声同分布）决定。该矩阵非零元素在主对角线附近呈带状分布。
在相位噪声为一平稳随机过程的假设下，滤波器状态码马氏链存在唯一的平衡概率分布
（j＝0，1，……，I）
该分布可由线性方程组QR＝B求出：
Q＝BR-1
其中Q是I+1维状态概率行矢量，B是第一个分量为1其余分量为零的I+1维行矢量，R是转移概率阵P与同阶单位矩阵E的差阵P-E第一列换成全1的矩阵，R-1为其逆矩阵。
电路工作方式的概率分布为：
立即清零方式概率：r0 0=Σi = 0( I + 1 ) / 4 -1qi]]>
立即右移方式概率：r0 1=Σi = ( I + 1) / 4( I + 1 ) / 2 -1qi]]>
粗跟踪方式概率：r1 0=Σi = ( I + 1 ) /23 ( I + 1 ) / 4 -1qi]]>
细跟踪方式概率：r1 1=Σi = 3( I + 1 ) / 4Iqi]]>
当环路由噪声激励时，f（θ）＝1/（2π），从而有
转移概率阵只决定于N、I、G。例如，给定I＝28-1＝255、N＝32、G＝5，按照前面给出的步骤计算，环路不在捕捉方式的概率1-r00约在10-20量级，减小G值，该数值锐减。
环路对噪声激励和有用信号激励有着明显不同的方式控制转移响应，前者使环路进入立即清零捕捉方式，后者使环路进入细跟踪方式，一般情况下，其余两种工作方式仅仅作为过渡方式存在。转移响应时间依输入信噪比的变化单调锐变化。环路捕捉后转入跟踪的时间由信噪比和阈值决定。合理地给定阈值，就能使环路在捕捉后迅速可靠地转入跟踪。
本发明公开的电路，较之现有技术，有若干明显的优点。
由前面的分析可知，无论开机值守等待接收（通常是这样，这时信号到来前有噪声激励），或是中途插入接收（即先有信号后开接收机），环路都能不失时机地立即捕捉有用信号的过零跃变定时信息，这就去除了公知的环路中捕捉控制的建立延迟，其捕捉时间仅决定于清零脉冲的同步整形（与本地时钟源输出脉冲同步）延迟和分频器清零延迟，比码元周期小1至2个数量级。
对于双极性基带信号，当传输的数字序列的首码元信号与噪声异极性时，则在首码元的起始时刻就能捕捉到位定时信息。若首码元信号与噪声同极性，则该时刻没有跃变，环路将在序列的第一次0至1或1至0转换时捕捉到位定时信息。捕捉到正确的定时之前的判决定时取决于对噪声跃变的最近的一次捕捉，定时误差较大，但极性判决却不会错。两种情况下都可以对数字序列信号正确解码（有用信号序列将与噪声解码序列紧密衔接，但确定起始码元是序列同步或群同步的任务）。可见，使用本发明的电路无需传输位同步位，而能从传输的首码元开始正确解码，将其用于频繁同步的系统中可以简化同步信息结构设计，增加控制灵活性，提高通信效率。
虽然在捕捉方式下的环路输出质量不如跟踪方式的输出质量，但赢得了时间。在一定的输入信噪比条件下，捕捉方式的环路输出已能提供满意的解码误码率指标，从而可以提前进行序列同步或群同步码的相关检测。若从节约的位同步位传输时间中拿出一部份用于增加序列同步或群同步码的传输长度，则可以提高整个系统的可靠性指标。
本发明的另一个优点是环路具有较宽的捕捉带和跟踪带。捕捉带的拓宽是因为环路在捕捉方式工作时，每次跃变都能进行捕捉，其捕捉带宽可比公知的环路提高一个数量级以上。当系统采用三阶高密度双极性（HDB3）波形传输时，环路捕捉带宽为（2/9）fT（fT为码速率）。环路的立即移位捕捉方式既具有捕捉能力，又具有跟踪能力，在信噪比高而频差大的时间，环路就停在该方式跟踪，其跟踪带宽为（2/27）fT（对于HDB3波形传输），环路的粗跟踪方式提供的带宽也比公知的环路宽得多。这就大大降低了对系统收发时钟精度的要求（降低一个数量级以上），从而提高电路的环境适应性和可靠性，并使成本得到降低。
所提供的电路时序逻辑都是同步操作，可靠性高，易调整，可充分利用器件的速度潜力。低速工作时，可采用CMOS工艺电路，由于设有相差采样寄存电路，对环路滤波控制电路的速度要求比对分频及跃变检测和脉冲形成电路的速度要求低一个数量级，这有利于降低成本、功耗和体积。
下面结合实施例及附图对本发明作进一步的详细说明。
图1是实施例1的电路框图。
图2是实施例2的电路框图。
图3是环路滤波控制电路U1的电路图。
图4是跃变检测及定时脉冲产生电路U2的电路图
图5是实施例1的可变分频和相差采样及绝对值反码变换单元U3的电路图。
图6是实施例2的可变分频和相差采样及绝对值反码变换单元U4的电路图。
图7、图8是图4电路的信号波形图。
图9是立即清零捕捉方式的累加操作示意图。
图10是粗跟踪或细跟踪方式的累加操作示意图。
图11是立即移位捕捉方式的累加操作示意图。
参照图1，本发明实施例1由环路滤波控制电路U1、跃变检测及定时脉冲产生电路U2、可变分频和相差采样及绝对值反码变换电路U3及时钟源组成。U1包含阈上/阈下积分序列滤波器和超前/滞后序列滤波器两部分。阈上/阈下积分序列滤波器由累加器、门电路及阈值G存储器构成。每来一次TS脉冲，累加器将阈值G与相差绝对值的差作为加数累加一次。累加器状态码的高两位C1C2作为方式控制输出。每来一次TS脉冲，超前/滞后序列滤波器对应采样寄存的符号位SS或 SS的高电平进行一次加或减计数，加满或减至零分别译码输出PU、PS信号。U2对基带信号BS进行极性判决，经跃变提取和时钟CK的控制产生异步跃变脉冲TW和同步跃变脉冲TP以及与S同步的置数脉冲TS。U3对高频时钟CK进行分频，其最高位作为位时钟输出。TP、PS、PU、C1、C2共同控制相位调整。TW为相差采样脉冲，SS为采样寄存的相差符号（S＝1表示本地滞后），K1～K4给出采样寄存的16级量化的相差绝对值反码。
参照图3，由8位寄存器〔19〕、8位全加器〔18〕、4位全加器〔20〕、3位阈值存储器〔21〕、门电路〔11〕～〔17〕组成阈上/阈下积分序列滤波器。全加器〔20〕将〔21〕给出的G值与U3输出的相差绝对值｜θe｜的反码K1K2K3K4进行全加运算（全加器进位输入Ci接高电平），得到G-｜θe｜。当G≥｜θe｜时，输出G-｜θe｜的原码，当G＜｜θe｜时，输出G-｜θe｜的补码。全加器〔20〕的输出作为全加器〔18〕一路输入的低4位，进位输出C0经〔17〕反相后作为〔18〕同一路的高4位输入，以使〔20〕的输出扩展为8位原码或补码与寄存器〔19〕中的内容进行累加，其结果在TS脉冲正沿到来时置入寄存器〔19〕之中。寄存器〔19〕中的内容为一个0～255的正数，在进行累加时，不允许发生上、下界溢出。如果发生溢出，则封锁置数时钟l，控制逻辑为：
其中，Σ8Σ7为全加器〔18〕输出的高两位，C1为寄存器〔19〕输出的最高位，由门电路〔11〕～〔16〕实现，经选通门控制的置数信号l接到寄存器〔19〕的置数输入端，正沿置数。
3位存储器〔21〕中存储有阈值G，为1至7的整数。调整阈值G，即调整了滤波器在给定信噪比条件下的状态概率分布。试验时，调整G使环路在噪声作用下，以极大的概率停留在C1C2＝00状态，而在一定信噪比的信号来到时，C1C2能很快转移为11态。
为使环路在开机时处于捕捉方式，寄存器〔19〕的清零输入端R与电源之间接有一阻容延迟网络，时间常数在寄存器清零时间的2～10倍之间任选。〔19〕是低电平清零的寄存器。
根据需要，寄存器〔19〕、全加器〔18〕可以用6～8位的器件，而阈值存储器可为2～4位。
U1中的超前/滞后序列滤波器由4位寄存器〔33〕、4位全加器〔34〕和附加门电路〔22〕～〔32〕组成的累加器实现，在TS脉冲驱动下工作，每来一个TS脉冲执行一次累加操作，加数为0、1、-1、8中的一个。加-1时，b1b2b3b4＝1111为-1的补码，其余都是原码，由门电路控制。b1b2b3b4数据线接全加器〔33〕中的一路，全加器〔33〕的另一路由寄存器〔34〕提供，其进位输入Ci接低电平。TS脉冲的前沿将全加器〔33〕的输出置入寄存器〔34〕。
b1b2b3b4的真值表罗列如下：
C1C2PUPSSSb1b2b3b4
0 × × × × × × × ×
1 0 0 0 0 1 1 1 1
1 0 0 0 1 0 0 0 1
1 0 0 1 0 0 0 0 0
1 0 0 1 1 0 0 0 1
1 0 1 0 0 1 1 1 1
1 0 1 0 1 0 0 0 0
1 0 1 1 × × × × ×
1 1 0 0 0 1 1 1 1
1 1 0 0 1 0 0 0 1
1 1 0 1 0 1 0 0 0
（续表）C1C2PUPSSSb1b2b3b4
1 1 0 1 1 0 0 0 1
1 1 1 0 0 1 1 1 1
1 1 1 0 1 1 0 0 0
1 1 1 1 × × × × ×
其中，PU、PS分别为〔33〕的全1和全0译码输出，PS= Q1Q2Q3Q4，PU＝Q1Q2Q3Q4，PS的高电平标志环路输出超前，PU的高电平标志环路输出滞后，“×”表示任意。
b1b2b3b4产生逻辑为：
由门电路〔24〕～〔32〕实现。
在U1电路中，当环路处于立即清零捕捉方式和立即移位捕捉方式时，超前/滞后序列滤波器的操作分别与粗跟踪方式和细跟踪方式的操作相同。
增加寄存器〔34〕和全加器〔33〕的位数，可以进一步降低输出相位抖动的方差和频率，但环路跟踪带宽会变窄，且电路复杂性会增加，通常取4～8位，位数增加时，门电路亦须增加。
参照图4、图7和图8，由极性判决模块〔7〕、D触发器〔3〕～〔6〕、门电路〔1〕和〔2〕组成跃变检测和定时脉冲产生电路。模块〔7〕对基带输入信号BS进行极性判决整形输出信号T。门〔1〕、〔2〕和D触发器〔3〕、〔4〕提取异步跃变窄脉冲TW和与CK正沿同步的同步跃变窄脉冲TP。D触发器〔6〕产生U1需要的置数脉冲TS。D1～D4为D触发器的数据输入端，R1～R4为清零端，高电平有效，CL1～CL4为时钟端，正沿触发，Q1、Q2、Q3、Q4为四个D触发器的输出端。各路信号波形示于图7、图8。
参照图5，环路可变分频由5位寄存器〔52〕、4位全加器〔51〕、4位双路选择器〔50〕、3位参数a搭接线存储器〔69〕以及附加门电路〔41〕～〔48〕和〔61〕～〔68〕组成的累加器实现。时钟CK经非门〔49〕反相后接到寄存器〔52〕的时钟端CL，每一个CK时钟的后沿将全加器〔51〕和异或门〔48〕的输出置入5位寄存器〔52〕。环路工作时，累加器执行立即清零、保持符号位地立即右移一位、+0、+1、+2、+2a、+（2a+1）七种操作之一，由门电路〔41〕～〔48〕和〔61〕～〔68〕选择。
七种操作的组合构成四种工作方式下累加器的分频和相位调整功能。累加器的分频工作循环及相位调整操作示于图9、图10和图11。图9、图10和图11中，每一箭头对应累加器在 CK的前沿驱动下的一次累加操作，箭头的出发点和指向点分别为累加器操作前后寄存器〔52〕中的内容。实线箭头表示无相位调整时累加器进行的加法操作（循环终端加2a+1，非循环终端每次加1），虚线箭头表示相位调整时累加器进行的操作。
参照图5和图9，当C1C2＝00时，环路处于立即清零捕捉方式，由门电路〔42〕～〔44〕控制，与CK同步的跃变脉冲TP（倒相后为低电平脉冲）对5位寄存器清零，控制逻辑为。TP脉冲没有来到时，累加器由 CK驱动进行加1（在非循环终点）或加（2a+1）（在循环终点）操作。
参照图5和图11，当C1C2＝01时，环路处于保持符号位地立即右移一位捕捉方式。当TP脉冲来到时，门电路〔41〕和〔42〕输出线f（，接到选择器〔50〕的选择控制端SC）出现一个低电平脉冲，选择寄存器〔52〕输出的高4位（相当右移一位）送到全加器〔51〕的A路输入端。〔51〕B路输入端高三位由f封锁为全0，最低位输入信号g和进位位输入信号h由超前/滞后序列滤波器输出信号PU、PS和环路输出信号S控制。当S＝0时，g、h的组合有0和1两种可能，当S＝1时，g、h的组合有1和2两种可能，其中0和2是超前/滞后序列滤波器按细跟踪方式控制可能产生的向后和向前调整控制数据。由于移位操作本身占一个时钟周期，因此，g、h组合为1时，环路进行了纯粹是相差绝对值减半的相差调整。这种调整方式既是一种速度很快的连续捕捉方式，又是一种自适应相差动态范围的跟踪方式。其跟踪带宽很宽，当相差很小时，其跟踪质量与细跟踪相同或相近。
参照图5和图10，当C1＝1时，环路处于粗跟踪或细跟踪工作方式，环路可变分频电路在两种工作方式下的相位调整控制完全相同。没有TP脉冲时，累加器由 CK时钟驱动每次加1（在非循环终点）或加（2a+1）（在循环终点）。门〔61〕～〔65〕在循环终点15-a提供门〔66〕～〔68〕的选通控制脉冲，〔66〕～〔68〕选通参数a送到全加器〔51〕的B路高三位。〔51〕的B路最低位和进位输入Ci分别接门〔45〕～〔47〕的输出g和h，逻辑为，h＝TP·S·PU。g、h的组合给出0、1、2三种数据之一。给出0时，分频器向后调整一个量化相位，给出1时不调整，给出2时，分频器向前调整一个量化相位，由S、PU、PS控制。
根据实际需要，寄存器〔52〕、全加器〔51〕的位数n取5或6，选择器〔50〕相应取4～5位，a存储器〔69〕可以取3～4位。分频比为N＝2n-2a。
图3中还包含了相差信息采样寄存及相差绝对值反码变换电路，该电路由5位寄存器〔53〕和门电路〔54〕～〔57〕构成。寄存器〔53〕在跃变脉冲TW正沿到来时（TW接置数端CL），采样寄存器〔52〕的状态，得到相差信息，SS是其符号位。当SS＝1时，本地滞后，其状态码的低4位是相差绝对值反码;当SS＝0时，本地超前，其状态码的低4位是相差绝对值原码。采样的符号位反相后与低4位通过门电路〔54〕～〔57〕异或得到相差绝对值反码，由K1～K4线输出送至U1中的阈上/阈下积分序列滤波器参加全加运算。
寄存器〔53〕可以是5～6位的器件。
当分频比为2的正整数幂32或64时，可以选择简化电路实施例2。
参照图2，本发明实施例2由环路滤波控制电路U1、跃变检测及定时脉冲产生电路U2、可变分频电路U4和时钟源组成。其中U1和U2与实施例1完全相同，U4较之U3的不同处仅在于其中没有门电路〔61〕～〔68〕和a参数存储器〔69〕。
参照图4，可变分频器5位寄存器〔52〕、4位全加器〔51〕和4位双路选择器〔50〕及门电路〔41〕～〔48〕组成的累加器实现。与 CK同步，累加器执行清零、保持符号位地右移一位、+0、+1、+2五种操作之一，由环路滤波器U1和门电路控制，原理和控制电路同U3中相应部分。分频比为32。在同步精度要求较高的系统中，寄存器〔52〕改成6位，全加器〔51〕用5或6位，选择器〔50〕用5位，门电路适当调整，可以实现分频比N＝64。U4中的相差采样及相差绝对值反码变换电路与U3电路同。