一种卫星数字接口拉偏验证系统 【技术领域】
本发明涉及一种卫星数字接口拉偏验证系统， 适用于卫星数字接口输入输出特性的验证。 背景技术 目前， 国内高轨通信卫星测控分系统中使用了较多的数字传输接口， 用于不同单 机间传输遥测信号和遥控指令。
高轨通信卫星实现数字信号传输主要使用串行接口， 数据信号按照规定的时序和 电平进行传输。 一种较为常用的传输形式为 ： 遥测采集端输出选通信号和时钟信号， 被采集 端在选通信号到来后， 按照时钟信号移位输出串行遥测数据。 对遥测采集端来说， 需要保证 选通信号和时钟信号的上升沿对齐。在实际电路中， 数字脉冲信号的上升沿和下降沿的跃 变总需要一定的时间， 这个时间无论多短都不会是零， 这就造成了每个数字电路的输出信 号相对输入信号都存在一定的延迟。由于器件的差异， 两个信号不会同时达到希望的逻辑 状态， 这就有可能使数字电路输出不应有的脉冲或电平。 因此在数字接口设计阶段， 在提出 接口电平和时序的基础上， 仍需要提出信号的容差值。
在产品的测试阶段， 需要对数字接口电路进行全面的功能和性能验证。 以前， 数字 接口验证系统主要针对单机接口进行功能测试， 通过示波器和上位机界面检查数据的发送 接收是否正确。 但该系统主要存在以下 3 个问题 ： 1、 不能设置多个数字信号的延时关系 ； 2、 信号的上升沿和下降沿依赖于所选用芯片的特性， 不能进行调整 ； 3、 主要针对功能进行测 试， 无法掌握接口的容差特性。于是， 在卫星的整星测试阶段， 当温度或连接电缆长度变化 时， 接口性能便发生了变化， 接口时序不匹配的现象时有发生。
由于以前的数字接口验证系统只能完成功能测试， 未对接口的性能进行全面的测 试验证， 所以已不能适应当前卫星平台数字接口测试验证的发展需要。
发明内容 本发明的技术解决问题是 ： 克服现有技术的不足， 提供了一种卫星数字接口拉偏 验证系统， 实现了高轨通信卫星数字接口的容差测试， 增强测试的全面性和准确性。
本发明的技术解决方案是 ：
一种卫星数字接口拉偏验证系统， 包括 ： 时钟模块、 上位机接口模块、 FPGA、 星上接 口模块和电源模块 ；
电源模块为上位机接口模块、 FPGA 和星上接口模块提供电源， 时钟模块为 FPGA 提 供时钟信号， 上位机接口模块实现 FPGA 和上位机之间的数据交换和传输， 星上接口模块实 现 FPGA 和星上设备的数据交换和传输以及 FPGA 输出的时序信号上升沿和下降沿的拉偏 ； FPGA 实现数据的交互以及时序信号的延时拉偏 ；
所述星上接口模块包括电平转换电路、 星上接口匹配电路和阻容网络 ； FPGA 输出 的信号经过电平转换电路进行电平转换， 之后分成两路， 一路输入到星上接口匹配电路， 一
路经过开关 K2 输入到阻容网络， 星上接口匹配电路对输入的信号进行阻抗匹配之后， 将输 出的信号经过开关 K1 送入星上设备， 同时还将输出的信号经过开关 K3 送入阻容网络， 阻容 网络对信号进行上升沿和下降沿的调整， 之后输出给星上设备 ；
所述 FPGA 包括接收上位机数据模块、 向上位机发送数据模块、 遥测基本时序模 块、 星上数据采集模块、 遥控基本时序模块和遥控指令发送模块 ；
接受上位机数据模块接收上位机传输过来的数据， 并将该数据中的时延信息发送 给星上数据采集模块和遥控指令发送模块， 将该数据中的指令信息发送给遥控指令发送模 块和遥控基本时序模块 ；
向上位机发送数据模块接收星上数据采集模块输出的星上遥测数据， 并输出给上 位机 ；
遥测基本时序模块生成接收星上数据的时序， 并将该时序发送给星上数据采集模 块， 所述接收星上数据的时序包括遥测时钟信号和遥测选通信号 ； 星上数据采集模块根据 接收到的时延信息， 将遥测选通信号延时 ； 星上数据采集模块根据遥测时钟信号以及延时 之后的遥测选通信号， 采集星上遥测数据 ；
所述遥控基本时序模块接收指令信息并生成指令发送时序， 并将该时序发送给遥 控指令发送模块， 所述指令发送时序包括遥控选通信号和第一位遥控指令数据 ； 遥控指令发送模块根据接收到的指令和时延信息， 将遥控基本时序模块输出的第 一位遥控指令数据进行延时处理， 在接收到星上设备发送的第一个遥控移位脉冲后， 根据 所述时延信息延时输出第二位遥控指令数据， 在接收到第二个遥控移位脉冲后， 根据所述 时延信息延时输出第三位遥控指令数据， 以此类推， 直到将遥控指令数据全部发送完毕。
所述阻容网络包括 8 个开关， 4 个电阻和 4 个电容， 每个电阻均串联一个开关之后 并联在一起， 电阻并联在一起之后的电路一端连接信号输入， 另一端连接信号输出 ； 每个电 容均串联一个开关之后并联在一起， 电容并联在一起之后的电路一端连接信号输出， 另一 端接地。
本发明与现有技术相比的有益效果是 ：
(1) 本发明可实现数字信号的时序拉偏， 通过 FPGA 产生不同数字信号之间的延迟 量， 测试不同情况下卫星数字接口的工作状况， 得到接口的时序容差值。
(2) 本发明通过可变阻容网络实现信号上升沿、 下降沿的实时变化。 通过开关控制 接入接口电路中的电阻和电容值， 实现大范围的信号沿特性变化。
(3) 本发明可实现接口拉偏值的实时变化和数据的实时监视， 通过上位机和 FPGA 之间的通信协议， 在上位机中设置接口的拉偏值， FPGA 进行实时响应， 对接口输出逻辑进行 变换， 进行数字接口的实时测试， 并将测试得到的数据传回上位机进行存储和显示。
附图说明
图 1 为本发明系统架构示意图 ； 图 2 为本发明 FPGA 模块功能实现框图 ； 图 3 为本发明星上接口模块示意图 ； 图 4 为本发明阻容网络示意图 ； 图 5 为本发明上位机工作流程图。图 6 为本发明遥测接口时序关系图 ； 图 7 为本发明遥控接口时序关系图。具体实施方式
下面结合附图对本发明的具体实施方式进行进一步的详细描述。
本发明提供了一种卫星数字接口拉偏验证系统， 用于在地面测试时， 给星上设备 输入的信号人为拉偏， 使得能够在地面上测试出星上接口的容差特性。如图 1 所示为本发 明的系统组成， 主要由以下模块组成 ： 时钟模块、 上位机接口模块、 FPGA、 星上接口模块和电 源模块 ；
本发明中 FPGA 使用 XILINX 公司的 350 万门芯片 VERTEX4TMXC4VSX35， 相应的配置 FLASH 为 XCF32PVO48C， 容量为 32Mbit， 封装为 VO48。FPGA 与 Flash 的配置方式为最基本主 串行配置模式， FPGA 的时钟由 50M 晶振给出。
FPGA 实现的功能为 ：
a、 通过 UART 接口与上位机通信， 实现寄存器的读写和遥测数据的传输 ；
b、 遥控指令输出， 向星上设备发送遥控数据指令 ；
c、 遥测数据接收， 采集星上设备的数字量遥测信息 ；
d、 接口信号时序拉偏， 以 40ns 的精度将遥控、 遥测接口信号时序拉偏。
电源模块为上位机接口模块、 FPGA 和星上接口模块提供电源， 时钟模块为 FPGA 提 供时钟信号， 上位机接口模块实现 FPGA 和上位机之间的数据交换和传输， 星上接口模块实 现 FPGA 和星上设备的数据交换和传输以及 FPGA 输出的时序信号上升沿和下降沿的拉偏 ； FPGA 实现数据的交互以及时序信号的延时拉偏 ；
本发明中， 上位机接口模块将 FPGA 输出给上位机的信号由 3.3V 变换为 RS232 电 平； 将上位机输出给 FPGA 的信号由 RS232 电平变换为 3.3V。时钟模块由晶振产生 50MHz 信号， 供 FPGA 使用。FPGA 使用通用异步传输接口 UART 接口与上位机实现数据的接收与发 送。
如图 3 所示， 星上接口模块包括电平转换电路、 星上接口匹配电路和阻容网络 ； FPGA 输出的信号经过电平转换电路进行电平转换， 之后分成两路， 一路输入到星上接口匹 配电路， 一路经过开关 K2 输入到阻容网络， 星上接口匹配电路对输入的信号进行阻抗匹配 之后， 将输出的信号经过开关 K1 送入星上设备， 同时还将输出的信号经过开关 K3 送入阻容 网络， 阻容网络对信号进行上升沿和下降沿的调整， 之后输出给星上设备 ；
星上接口模块有 3 种可配置模式， 可以实现三种状况的验证。
模式 1 ： 闭合开关 K1， 断开 K2、 K3。FPGA 输出信号经过电平转换电路转换为 12V， 进行接口匹配后， 输出到星上设备。
模式 2 ： 闭合开关 K2， 断开 K1、 K3。FPGA 输出信号电平转换后， 通过阻容网络进行 上升沿 / 下降沿拉偏， 输出到星上设备。
模式 3 ： 闭合开关 K3， 断开 K1、 K2。FPGA 输出信号经过电平转换电路、 接口匹配电 路和阻容网络后， 输出到星上设备。
电平转换电路使用 CD4504 芯片将 FPGA 输出的逻辑电压 3.3V 转换为与星上电路 相匹配的 12V 电压。通过调节 CD4504 芯片输出端的供电电压， 可以进行信号电平的拉偏，拉偏范围为 5V ～ 15V， 拉偏精度为 0.1V。星上接口匹配电路完成本发明拉偏验证系统与星 上设备接口的阻抗匹配， 进行相应的保护， 防止验证设备对星上设备造成损伤。
如图 4 所示， 阻容网络包括 8 个开关， 4 个电阻和 4 个电容， 每个电阻均串联一个 开关之后并联在一起， 电阻并联在一起之后的电路一端连接信号输入， 另一端连接信号输 出； 每个电容均串联一个开关之后并联在一起， 电容并联在一起之后的电路一端连接信号 输出， 另一端接地。通过 8 个开关的通断， 选择接入电路中的电阻和电容， 得到不同的信号 的上升和下降时间。
本发明中， 电阻 R1 ＝ 100Ω， R2 ＝ 1000Ω， R3 ＝ 10KΩ， R4 ＝ 100KΩ， C1 ＝ 0.1nF， C2 ＝ 1nF， C3 ＝ 10nF， C4 ＝ 100nF， 这样设置电路参数可以实现较大范围的信号沿 ( 上升沿 和下降沿 ) 特性变化。
如图 2 所示， FPGA 包括接收上位机数据模块、 向上位机发送数据模块、 遥测基本时 序模块、 星上数据采集模块、 遥控基本时序模块和遥控指令发送模块 ；
接受上位机数据模块接收上位机传输过来的数据， 并将该数据中的时延信息发送 给星上数据采集模块和遥控指令发送模块， 将该数据中的指令信息发送给遥控指令发送模 块和遥控基本时序模块 ；
向上位机发送数据模块接收星上数据采集模块输出的星上遥测数据， 并输出给上位机 ； 遥测基本时序模块生成接收星上数据的时序， 并将该时序发送给星上数据采集模 块， 所述接收星上数据的时序包括遥测时钟信号和遥测选通信号 ； 星上数据采集模块根据 接收到的时延信息， 将遥测选通信号延时 ； 星上数据采集模块根据遥测时钟信号以及延时 之后的遥测选通信号， 采集星上遥测数据 ；
生成接收星上数据的时序的方法如下 ： 使用计数器将 50MHz 的输入时钟 ( 时钟模 块提供 ) 进行分频， 得到频率为 fM Hz 的遥测时钟信号 (f ＜ 10)， 分频数为 50/f。遥测选 通信号为高电平的时候可以采集数据， 为低电平的时候不能采集数据。当需要采集 n 个数 据时， 遥测选通信号在遥测时钟信号的上升沿由低变为高， 开始采集数据， 同时对遥测时钟 信号进行计数， n 个时钟后， 遥测选通信号由高变为低， 即采集了 n 个数据。
所述遥控基本时序模块接收指令信息并生成指令发送时序， 并将该时序发送给遥 控指令发送模块， 所述指令发送时序包括遥控选通信号和第一位遥控指令数据 ；
遥控指令发送模块根据接收到的指令和时延信息， 将遥控基本时序模块输出的第 一位遥控指令数据进行延时处理， 在接收到星上设备发送的第一个遥控移位脉冲后， 根据 所述时延信息延时输出第二位遥控指令数据， 在接收到第二个遥控移位脉冲后， 根据所述 时延信息延时输出第三位遥控指令数据， 以此类推， 直到将遥控指令数据全部发送完毕。 发 送完毕后， 遥控选通信号由高变为低。
上位机工作流程如图 5 所示。
上位机可以工作在配置和工作模式。 具体流程为 ： 上位机首先进行初始化， 将所有 拉偏值设置为一个初始值。接着根据选择进入配置模式或者工作模式。当系统进入配置模 式后， 首先由上位机进行时序延时的拉偏值设置， 并发送给 FPGA， FPGA 接收到拉偏设置值 后， 进行响应， 返回收到的数据， 上位机对数据进行判断。当数据正确时给 FPGA 发送执行指 令， FPGA 进入工作模式 ； 当数据错误时， 上位机返回到初始配置模式， 重新进行拉偏值的设
置。当系统进入工作配置模式后， 可同时接收显示 FPGA 传来的遥测数据和向 FPGA 发送指 令数据， 在上位机上输入遥控指令数据并发送给 FPGA， FPGA 接收到遥控指令数据后， 返回 收到的数据， 上位机对数据进行判断。当数据正确时给 FPGA 发送执行指令， FPGA 向星上设 备发送指令， 并接收遥测数据 ； 当数据错误时， 上位机返回， 重新输入遥控指令数据。 工作模 式和配置模式可以相互转换。
本发明拉偏验证系统模拟星上遥测采集设备与星上设备之间的接口。 接口时序图 如图 6 所示。
t1 为遥测选通信号滞后遥测时钟信号的时间， 理想值为 0， 拉偏值为 -100us ～ 100us， 拉偏精度为 40ns ； t2 为遥测选通信号上升沿时间， 理想值为 0， 拉偏值为 25ns ～ 25us ； t3 为遥测时钟信号上升沿时间， 理想值为 0， 拉偏值为 25ns ～ 25us ； 所有信号电平幅 值理想值为 12V， 拉偏范围为 5 ～ 15V， 精度为 0.1V。
拉偏验证系统模拟星上指令发送设备与星上指令接收设备之间的接口。 接口时序 图如图 7 所示。
拉偏验证系统输出遥控选通信号和遥控指令数据， 星上设备输出遥控移位脉冲， 当遥控移位脉冲由低变高时， 代表拉偏验证系统可以送出下一位遥控指令数据， t1 为第一 位遥控指令数据滞后遥控选通信号的时间， 理想值为 0， 拉偏值为 -100us ～ 100us， 拉偏精 度为 40ns ； t2 为第二位遥控指令数据滞后第一个遥控移位脉冲上升沿时间， 理想值为 0， 拉 偏值为 -100us ～ 100us， 拉偏精度为 40ns ； t3 为遥控选通信号上升沿时间， 理想值为 0， 拉 偏值为 25ns ～ 25us ； t4 为遥控指令数据上升沿时间， 理想值为 0， 拉偏值为 25ns ～ 25us ； 所有信号电平幅值理想值为 12V， 拉偏范围为 5 ～ 15V， 精度为 0.1V。
本发明未详细说明部分属本领域技术人员公知常识。