连续页模式存储控制器及其方法 本发明一般涉及存储器系统，尤其涉及存储控制器
存储器装置的访问通常是通过所有生产者使用的一种比较标准的控制信号。例如，动态随机存储器(DRAM)是通过一个行地址选通(RAS)信号，一个列地址选通(CAS)信号和一个可写(WE)信号来进行访问的。这些信号用来控制存储器内部电流的时序，存储器一般是根据其它系统时钟信号异步执行的。近来，同步DRAM也变得流行。
一般来说，存储控制器通过提供一个行地址信号给DRAM，并且激活RAS来启动对DRAM的访问。在DRAM获取这个行地址之后，存储控制器提供一个列地址信号给DRAM并激活CAS。一旦DRAM获得列地址，它将适当地为数据总线提供数据或者获得已在数据总线上的数据。在这个周期的最后，存储控制器撤销RAS和CAS。响应RAS的撤销，DRAM对所有行地址进行预充电，为其后其它行地址的访问作准备。
在现有技术中，有两种重要的对基本DRAM时序模式的改变。第一种模式是串页存储模式(burst page mode access)。在串页存储模式中，存储控制器通过提供一组相关联的对DRAM进行存取的地址的首地址来开始存取。例如，存取的地址可以是该第一地址后相连续的地址，或者遵照一种预定义方式排列。例如，地址可以由首地址周围模数为m的组成一组，正如美国专利No.4,799,199所公开的那样。DRAM通过激活所选行相应的字列来开始串存取。因为多列数据沿着所选行存放，在该串操作中接下来的存取无须使行归于未选中。这样在串存取周期过程中存储控制器RAS处于激活状态，而仅仅撤销(deactive)CAS来选择不同的列。DRAM串页存储模式执行相同数目的存取能够比非串模式更快，因为它减少了相同行地址的不必要的重复解码。然而，串存储模式不允许对相同行进行不以预定义顺序出现的两次或更多次的访问。
另一种模式是全页模式，在全页模式系统中，后续地址同前一地址相比较来确定后续地址是不同一行，即所谓的页。如果后续地址是相同的页，存储控制器通过给DRAM提供相同的行地址并激活RAS就不需要进行多余地行选择。这样，存储控制器保持RAS处于激活态，从而为相同行的后续访问避免行地址选择周期。而为了进行比较，采用全页模式的存储控制器只有在第二个地址可用并且地址比较完成后才能通过对RAS撤销来对DRAM进行预充电。全页模式存取所需的附加预充电时间常常抵消了可以以任意顺序对同一行地址进行访问的优越性。全页模式的另一个缺点是它在扩展数据输出存储器中不能工作。EDO存储器可以在CAS撤销后，使数据在数据输出端在一扩展时间保持有效。因为全页模式存储器需要后续地址保持有效来决定是否使RAS撤销，下一个周期开始甚至会在数据总线上造成冲突。
因此，对于动态存储器所需要的是一个控制器，它允许全页模式访问但又没有预充电的代价，并且还具有最小的电路面积。本发明提供了这样一个存储控制器及相应方法，其特征和优点将以后参照附图及相应说明进一步描述。
附图简述
从以下详细的描述中可以更清楚理解这项发明的特点及优点，图中相同的数字代表相同和相关的部分，其中：
图1用框图描述了具有根据本发明的存储控制器的数据处理系统。
图2用框图描述了图1的页选中逻辑。
图3描述了定时图，用于理解图1中存储控制器的操作。
优选方案的详细描述
根据此项发明，存储控制器采用连续的页模式对存储器进行访问。存储控制器用于与流水线型总线相耦合，在这个总线中，在第一个访问数据传输之前出现了第二个或后续访问的地址。存储控制器保存第一个地址并将之与第二个相比较。如果第二个页地址部分同第一个地址的页地址部分相匹配，存储控制器将保持此页开放，并且在第一和第二周期之间不进行预充电。如果第二个地址的页地址部分与第一地址的不相匹配，或者没有提供第二个地址，存储控制器将在这一次周期期间通过激发一次预充电关闭此页，来避免伴随传统全页模式的预充电损失。
参考图1将会理解这些和其它一些特征，其中图1以方框图的形式描述了带有根据本发明的存储控制器42的数据处理系统40。数据处理系统40一般包括处理器41，存储控制器42和一个动态随机存取器(DRAM)43。虽然这里的上下文描述以DRAM为例，值得注意的是这项发明同样适用于同步DRAM(SDRAM)。处理器41包括一个双向控制端用来通过相应的内部总线执行标有“控制”的控制信号，一个地址输出端，通过相应的内部地址执行“地址”的信号，和一个双向数据端，用于执行标有“数据”的信号。
存储控制器42包括一个页选中逻辑44，一个地址比较器或一个地址比较电路45，地址多路复用器46，控制寄存器47，和一个控制组件或状态机56。页选中逻辑44包括一个与地址总线成对的第一输入端，与控制总线成对的第二输入端，以及一个提供标有“页选中”信号的输出端。地址比较电路45包括一个接收地址部分的输入端，以及一个提供标有“DRAM选中”信号的输出端。在所描述的实施例中，处理器41输出一个32位的地址A31-A0，地址比较电路45接收标有“A31-AN+1”的地址部分。地址比较电路包括一个接收A31-AN+1地址信号的输入端，以及一个提供标有“DRAM选中”信号的输出端。地址多路复用器46包括一个接收地址信号AN-A0的输入端，一个控制输入端，以及一个提供M地址信号的输出端。DRAM43并没有映射在地址的低位，而是在M地址高位。控制寄存器47包括一个双向控制端，以及一个同数据总线相联的双向端。状态机56包括一个同处理器41相连的双向控制端用于执行控制信号，一个与控制寄存器47的控制端相连的双向控制端，一个用于接收DRAM选中信号的输入端，一个以有效逻辑低形式提供RAS、SAS和WE控制信号的输出端。DRAM43包括接收有效逻辑低形式的RAS、CAS和WE信号的控制输入端，以及一个同处理器41的数据端相联系的双向数据端。
在一般操作中，DRAM43映射在标有“AN…Ag的M个高位地址位。注意M个地址位并不需要连续。因为DRAM43需要首先为地址总线提供行地址，存储控制器42能够直接为总线提供这个地址，而不需要执行一个多路复用功能。只有到地址比较电路45输出DRAM选中信号之后，多路复用功能才开始进行，这样将延长一个当前存储周期。
根据此项发明，存储控制器42可以执行不存在预充电这一代价的全页模式，这种模式称为连续页模式。处理器41是一个流水线型处理器，通过在前一次访问数据传输之前为下一次访问提供一个地址，它可以进行流水线型的连续存储器访问。页选中逻辑44有一个输入用于接收地址信号中表示DRAM43中进行页寻址的那部分地址部分。考虑到DRAM43中一页的字节数，这个分量要比所有的地址位要少。页选中逻辑44同样包含一个输入用于接收处理器41提供的一些控制信号。这些控制信号至少包含一个预示传输已经开始的控制信号，以及另一个预示第一个地址之后的下一个地址是有效的控制信号。响应对同一页寻址的一对流水线型地址的第二个地址，页选中逻辑44将激活页选中信号。
状态机56用页选中信号及其它控制信号来决定下一个流水线型访问是否处于同一页，并提早决定是否为下一个行地址周期预先对DRAM充电。状态机56在第一个存储器访问时采样页选中信号，此时下一个周期的流水线型地址是有效的。如果页选中此时是激活态并且下一个地址是有效的，状态机56保持RAS处于激活态。如果页选中是不激活态，或下一个地址是无效的，状态机56立即(在一个传输延迟之后)撤销RAS，这种响应于流水线型地址的立即撤销允许提早进行预充电从而避免了全页模式中的预充电损失。
另外，存储控制器42以最小的电路来完成连续页模式，在图2中这种优势将变得更加明显，图2以方框图的形式描述了图1中的页选中逻辑44，页选中逻辑44包括一个同地址总线相联的第一输入并接收这个地址部分用于对DRAM43中的页进行解码。页保持寄存器60包括一个同地址总线相联的第一输入用于接收部分控制信号，这些信号可以在适当时候锁定这个地址的页分量。更好地是，这些控制信号包括一个预示传输开始的信号。页保持寄存器60同样有一个提供锁定的地址部分的输出。
页选中比较器62包含一个与保持寄存器60的输出相联的第一输入端，一个与地址总线的页分量相联的第二输入端，和一个提供页选中信号的输出端。当存储在页保持寄存器60中的值与这个地址的页分量相匹配时，页选中比较器62将激活页选中信号。注意页选中比较器62可以包含一个决定什么时候执行比较的控制输入端，用于避免这种比较没有多大意义时的能源消耗。
注意页选中逻辑44只需要一个单个页保持寄存器和比较电路，而不管DRAM43组的数目。这样，存储控制器42只需一个最小的额外线路就可以完成连续页模式。
图3描述一个时序图，用于理解图1中存储控制器的操作。注意，虽然此项发明同时适用于同步和异步DRAM，在上下文中以异步DRAM给予描述。然而，图3示出了一个主时钟信号(时钟)，它可以用来控制存储控制器并可用作基准时钟。图3还描述了两种存储控制器42可以提早撤销RAS的情况。第一种情况用标有“内部地址1”的信号说明。在标有“总线周期1”的第一个总线周期，内部地址1包括一个标有R1C1的值，其中R1代表行地址，C1代表列地址部分。存储控制器42通过提供地址R1作为外部地址并激活RAS来执行总线周期。接下来，内部地址1为与第一次访问成流水线型关系的第二次访问提供第2个地址。这个值以地址R2C2说明。这种情况下，R2=R1，并因此页选中逻辑44激活这个页选中信号。信号AS(地址选通)表明外部总线周期的开始。为了响应页选中信号的激活，状态机56在地址R1C1上传输完第一个数据元素之后保持RAS激活，但是撤销CAS。
内部地址1的连续值发生在第二总线周期并被设计为R3C3。这种情况下R3≠R2，且页选中逻辑44在总线周期2变得非激活，当状态机在总线周期2采样页选中并发现它为非激活时，它通过撤销RAS和CAS来终止页模式访问。但是，根据此项发明，状态机大约在总线周期2中的中间提前撤销RAS，这种RAS撤销的提前允许DRAM43行地址提早开始预充电，并且使下一个总线周期(总线周期3)在没有延迟情况下发生。它同时允许扩展数据输出(EDO)的操作而不会造成冲突。
另一方面，设计为“内部地址2”的地址序列在地址总线上。内部地址2和内部地址1的不同是在状态机56采样页选中时，总线周期3的地址在总线上无效。存储控制器42假定下一个周期不在同一页，并且以同内部地址1相同的方法开始RAS提前预充电周期。
尽管此项发明争对特定的实施方案进行描述，本领域技术人员将能进一步修改和改进。例如，公开的存储控制器可以对同步和异步DRAMS同时有用。另外，除了电容存储类型外，其它类型的存储器也可以使用。因此，可以理解，这项发明包括所有不脱离权利要求书中所定义的发明范围。