时间数字转换器及全数字锁相环.pdf

提供了一种时间数字转换器及全数字锁相环。所述时间数字转换器包括：转换器，接收第一信号和第二信号，使用串联连接的多个延迟元件在相位上对第二信号进行延迟，将延迟的第二信号与第一信号进行比较并输出第二信号关于第一信号的相位误差；相频检测器，接收第一信号，从在多个延迟元件中的多个节点中的一个接收第三信号，并输出第一信号与第三信号之间的相位差；频率检测器，使用相频检测器的输出信号和第二信号将第二信号关于第一信号的频率误差输出为数字代码。

1.  一种时间数字转换器TDC，所述时间数字转换器包括：
转换器，接收第一信号和第二信号，使用串联连接的多个延迟元件在相位上对第二信号进行延迟，将延迟的第二信号与第一信号进行比较并输出第二信号关于第一信号的相位误差；
相频检测器，接收第一信号，从在多个延迟元件中的多个节点中的一个接收第三信号，并输出第一信号与第三信号之间的相位差；
频率检测器，使用相频检测器的输出信号和第二信号将第二信号关于第一信号的频率误差输出为数字代码。

2.  如权利要求1所述的TDC，其中，转换器包括：
延迟线，包括串联连接的多个延迟元件，并通过开始节点接收第二信号；
多个比较器，将在延迟线中的节点的相位与第一信号的相位进行比较；
编码器，基于所述多个比较器将第二信号关于第一信号的相位误差输出为数字代码。

3.  如权利要求2所述的TDC，其中，延迟元件是反相器、缓冲器、电阻器和电阻器电容器延迟电路中的至少一个。

4.  如权利要求2所述的TDC，其中，比较器是触发器。

5.  如权利要求1所述的TDC，还包括：
输出装置，当从频率检测器输入所述频率误差时，改变由转换器输出的所述相位误差。

6.  如权利要求5所述的TDC，其中，当第二信号的相位滞后第一信号的相位时，输出装置将所述相位误差改变为最小值，
当第一信号的相位滞后第二信号的相位时，输出装置将所述相位误差改变为最大值。

7.  如权利要求1所述的TDC，还包括：
环形振荡器，以反馈环的形式连接到多个延迟元件，并输出预设振荡频率；
计数器，使用由环形振荡器输出的振荡频率对第一信号的周期和第二信号的周期进行计数。

8.  如权利要求1所述的TDC，其中，第一信号和第二信号中的一个是参考频率。

9.  一种全数字锁相环ADPLL，所述全数字锁相环包括：
数字控制振荡器，接收数字控制信号并输出振荡频率；
转换器，接收参考频率和由数字控制振荡器产生的振荡频率，使用串联连接的多个延迟元件在相位上对振荡频率进行延迟，将延迟的振荡频率与参考频率进行比较，并输出振荡频率关于参考频率的相位误差，
相频检测器，接收参考频率，从在多个延迟元件中的中间节点接收第三信号，并输出参考频率与第三信号之间的相位差；
频率检测器，使用相频检测器的输出信号和振荡频率将振荡频率关于参考频率的频率误差输出为数字信号；
数字环滤波器，基于转换器输出的相位误差和频率检测器输出的频率误差将数字控制信号提供给数字控制振荡器。

10.  如权利要求9所述的ADPLL，其中，转换器包括：
延迟线，包括串联连接的多个延迟元件，并通过开始节点接收第一信号；
多个比较器，将在延迟线中的节点的相位与参考频率的相位进行比较；
编码器，基于多个比较器将振荡频率关于参考频率的相位误差输出为数字代码。

11.  如权利要求10所述的ADPLL，其中，延迟元件是反相器、缓冲器、电阻器和电阻器电容器延迟电路中的至少一个。

12.  如权利要求10所述的ADPLL，其中，比较器是触发器。

13.  如权利要求10所述的ADPLL，其中，转换器还包括：
输出装置，如果从频率检测器输入频率误差，则改变由转换器输出的相位误差。

14.  如权利要求13所述的ADPLL，其中，如果振荡频率的相位滞后参考频率的相位，则输出装置将相位误差改变为最小值；
如果参考频率的相位滞后振荡频率的相位，则输出装置将相位误差改变为最大值。

15.  如权利要求10所述的ADPLL，其中，转换器还包括：
环形振荡器，以反馈环的形式连接到多个延迟元件，并输出预设振荡频率；
计数器，使用由环形振荡器输出的振荡频率对第一信号的周期和第二信号的周期进行计数。

时间数字转换器及全数字锁相环
本申请要求于2009年8月19日提交到韩国知识产权局的第10-2009-0076780号韩国专利申请的优先权以及2008年12月1日提交到美国专利商标局的第61/118,693号美国专利的优先权，其公开完整地包含于此，以资参考。
技术领域
与本发明一致的设备和方法涉及一种时间数字转换器(TDC)及使用其的全数字锁相环(ADPLL)，更为具体地讲，涉及一种不仅能够检测两个输入信号之间的相位差，还可以检测频率差的数字时间转换器及使用其的全数字锁相环。
背景技术
随着技术的发展，在先进处理技术中，全数字锁相环(ADPLL)被开发为电荷泵锁相环(CPPLL)的替代品以克服模拟电路的缺点。时间数字转换器(TDC)是ADPLL的关键部件，该时间数字转换器可以执行与用于现有技术中的CPPLL的相频检测器(PFD)相同的功能。
但是，由于其小的工作(pull-in)范围，诸如基于延迟线的TDC、随机TDC、时间放大TDC和基于环形振荡器的TDC的现有技术中的TDC仅用作相位检测器(PD)。此外，仅在两个频率之差极小时，这些PD可以操作。当为了减少抖动而减少环路带宽(loop bandwidth)时，现有TDC的工作范围也随之降低。
为了克服这些问题，一些应用代替TDC而采用继电器式PFD(bang-bangPFD)以检测相位。但是，继电器式PFD的相位校准精度差。因此，需要能够检测相位误差和频率误差二者的TDC。
发明内容
本发明的示例性实施例至少解决至少上述问题和/或缺点和没有描述的其他缺点。此外，本发明不期望克服上述缺点，并且本发明示例性实施例可以不克服上述任意上述问题。
本发明的一方面提供了一种TDC以及使用其的ADPLL，所述TDC能够检测两个信号的相位差和频率差。
根据本发明的一方面，提供了一种时间数字转换器(TDC)，所述TDC包括：转换器，接收第一信号和第二信号，使用串联连接的多个延迟元件在相位上对第二信号进行延迟，将延迟的第二信号与第一信号进行比较并输出第二信号关于第一信号的相位误差；相频检测器，接收第一信号，从在多个延迟元件中的多个节点中的一个接收第三信号，并输出第一信号与第三信号之间的相位差；频率检测器，使用相频检测器的输出信号和第二信号将第二信号关于第一信号的频率误差输出为数字代码。
转换器可包括：延迟线，包括串联连接的多个延迟元件，并通过开始节点接收第二信号；多个比较器，将在延迟线中的节点的相位与第一信号的相位进行比较；编码器，基于所述多个比较器将第二信号关于第一信号的相位误差输出为数字代码。
延迟元件可以是反相器、缓冲器、电阻器和电阻器电容器延迟电路中的至少一个。
比较器可以是触发器。
所述TDC还可包括：输出装置，如果从频率检测器输入所述频率误差，则改变由转换器输出的所述相位误差。
如果第二信号的相位滞后第一信号的相位，则输出装置可将所述相位误差改变为最小值，如果第一信号的相位滞后第二信号的相位，则输出装置将所述相位误差改变为最大值。
所述TDC还可包括：环形振荡器，以反馈环的形式连接到多个延迟元件，并输出预设振荡频率；计数器，使用由环形振荡器输出的振荡频率对第一信号的周期和第二信号的周期进行计数。
第一信号和第二信号中的一个可以是参考频率。
根据本发明的另一示例性实施例，提供了一种全数字锁相环(ADPLL)，所述全数字锁相环包括：数字控制振荡器，接收数字控制信号并产生振荡频率；转换器，接收参考频率和由数字控制振荡器产生的振荡频率，使用串联连接的多个延迟元件在相位上对振荡频率进行延迟，将延迟的振荡频率与参考频率进行比较，并输出振荡频率关于参考频率的相位误差，相频检测器，接收参考频率，从在多个延迟元件中的中间节点接收第三信号，并输出参考频率与第三信号之间的相位差；频率检测器，使用相频检测器的输出信号和振荡频率将振荡频率关于参考频率的频率误差输出为数字信号；数字环滤波器，基于转换器输出的相位误差和频率检测器输出的频率误差将数字控制信号提供给数字控制振荡器。
转换器可包括：延迟线，包括串联连接的多个延迟元件，并通过开始节点接收振荡频率；多个比较器，将在延迟线中的节点的相位与参考频率的相位进行比较；编码器，基于多个比较器将振荡频率关于参考频率的相位误差输出为数字代码。
延迟元件可以是反相器、缓冲器、电阻器和电阻器电容器(RC)延迟电路中的至少一个。
比较器可以是触发器。
转换器还可包括：输出装置，如果从频率检测器输入频率误差时，改变由转换器输出的相位误差。
如果振荡频率的相位滞后参考频率的相位，则输出装置可将相位误差改变为最小值；如果参考频率的相位滞后振荡频率的相位，则输出装置可将相位误差改变为最大值。
转换器还可包括：环形振荡器，以反馈环的形式连接到多个延迟元件，并输出预设振荡频率；计数器，使用由环形振荡器输出的振荡频率对参考频率的周期和振荡频率的周期进行计数。
附图说明
通过下面结合附图对本发明的特定示例性实施例进行的描述，本发明的上述和/或其他方面和优点将会变得更清楚，其中：
图1是根据本发明示例性实施例的TDC的电路图；
图2是示出图1中示出的输出装置的操作的流程图；
图3示出根据本发明示例性实施例的TDC的输入和输出波形；
图4示出根据本发明示例性实施例的TDC的传递函数；
图5是根据本发明另一示例性实施例的TDC的电路图；
图6示出根据本发明另一示例性实施例的TDC的传递函数；
图7是更具本发明示例性实施例的ADPLL的框图。
具体实施方式
将参照附图，对本发明的特定示例性实施例进行更详细的描述。
在以下描述中，相同的标号即使在不同附图中仍表示相同的元件。提供在说明书中限定的诸如详细的结构和元件的特征以助于更全面的理解本发明。但是，本发明不使用这些具体限定的特征而实施本发明。此外，由于公知的功能和结构的不必要的详细描述将混淆本发明，因此没有对公知的功能结构进行详细描述。
图1是根据本发明示例性实施例的时间数字转换器(TDC)100的电路图。参照图1，TDC 100可包括相频检测器(PFD)110、转换器120、频率检测器130和输出装置150。
PFD 100接收两个信号并输出所述两个信号之间的相位差。更具体地，PFD 100接收第一信号REF，从多个延迟元件的节点之一接收第三信号CLK(32)，并使用脉冲波输出第一信号REF与第三信号CLK(32)之间的相位差。
在图1中，PFD 110包括两个D触发器和AND逻辑元件。第一信号REF被输入为D触发器之一的时钟信号，转换器120的延迟线121中的中间节点的输出CLK(32)被输入为另一D触发器的时钟信号。两个D触发器接收作为数据信号的固定信号“1”，并接收作为重置信号的AND逻辑元件的输出。
参照图3将更详细的描述PFD 110的操作。如图3所示，PFD 110输出在两个信号(REF，CLK(32))的上升沿变化的输出信号(Up，Dn)。在图3中，由于第一信号REF的相位超前第三信号CLK(32)的相位，所以PFD110在第一信号REF的上升沿将“Up”信号改变为“1”，并在第三信号CLK(32)的上升沿将“Dn”信号改变为“1”。
由于“Up”信号和“Dn”信号的值是“1”，因此，在PFD 110中的两个D触发器被重置。因此，从第三信号CLK(32)的上升沿过去重置延迟时间t_RST之后，PFD 110将“Dn”信号和“Up”信号改变为“0”。
因此，PFD 110可输出与第一信号REF与第三信号CLK(32)之间的相位差相应的脉冲波Up，Dn。
图3示出第一信号REF的相位超前第三信号CLK(32)的相位。但是，如果第三信号CLK(32)的相位超前第一信号REF的相位，则PFD 110在第三信号CLK(32)的上升沿将“Dn”信号改变为“1”，并从第一信号REF的上升沿过去重置延迟时间t_RST之后将“Dn”信号改变为“0”。
转换器120接收第一信号REF和第二信号CLK，并计算第一信号REF与第二信号CLK之间的时间差。更具体地，转换器120接收第一信号REF和第二信号CLK，使用串联连接的多个延迟元件在相位上延迟第二信号CLK，将延迟的第二信号CLK(0)至CLK(62)与第一信号REF进行比较，并输出与第一信号REF与第二信号CLK之间的时间延迟差相应的二进制代码。更具体地，转换器120可包括多个比较器121、延迟线122和编码器140。
延迟线122可包括串联连接的多个延迟元件，并通过开始节点接收第二信号CLK。更具体地，延迟线122通过开始节点接收第二信号CLK，并使用多个延迟元件在相位上延迟第二信号CLK。因此，分别将延迟的第二信号CLK(0)至CLK(62)输入到与每个延迟相位相应的比较器。可用反相器、缓冲器、电阻器、电阻器-电容器(RC)延迟电路等来实现延迟元件。
多个比较器121将延迟的第二信号CLK(0)至CLK(62)与第一信号REF进行比较。更具体地，多个比较器121接收作为输入数据信号的第一信号REF，并接收作为时钟信号的延迟的第二信号CLK(0)至CLK(62)。因此，多个比较器121将第一信号REF的相位与延迟的第二信号CLK(0)至CLK(62)的相位进行比较，从而输出多个输出信号Q(0)至Q(62)。在图1中，多个比较器121被实现为用D触发器，还可被实现为JK触发器或锁存元件。
编码器140基于比较器121的多个输出Q(0)至Q(62)将第二信号CLK关于第一信号REF的相位误差输出为数字代码。更具体地，第二信号CLK在相位上被延迟，所以，延迟的第二信号CLK(0)至CLK(62)的相位在一时间点之后滞后第一信号REF的相位。因此，接收具有滞后第一信号REF的相位的延迟的第二信号的比较器产生与先前节点的比较器不同的输出。因此，编码器可使用延迟元件的延迟时间和多个比较器121的输出Q(0)至Q(62)将两个信号之间的相位差输出为数字代码。在图1中，编码器140包括在转换器120中，但是，还可被实现为独立部件或包括在输出装置150中。
图1示出转换器120使用单个延迟线延迟第二信号CLK。转换器120可使用具有不同延迟时间的两个延迟线来增加TDC 100的分辨率。
频率检测器130接收PFD 110的输出信号Up，Dn和由转换器120延迟的第二信号CLK_Up，CLK_Dn，并将第二信号CLK关于第一信号REF的频率误差输出为数字代码。更具体地，频率检测器130包括两个触发器。一个触发器接收作为数据信号的PFD 110的“Up”信号并接收作为时钟信号的延迟的第二信号CLK_Up。另一触发器接收作为数据信号的PFD 110的“Dn”信号并接收作为时钟信号的延迟的第二信号CLK_Up。稍后将参照图3更详细地描述频率检测器130的操作。
如果输出装置150接收由频率检测器130检测的频率误差，则输出装置150改变转换器120的相位误差值。参照图2将更详细的描述输出装置150的操作。
图2示出输出装置150的操作的流程图。参照图2，输出装置150确定频率检测器130是否输出频率误差(Q_DN信号)。如果Q_DN信号值是1，则输出装置150将编码器140的输出，即，第一信号REF与第二信号CLK之间的相位误差值(PD[5:0])改变为最小值(-31)。可选地，输出装置150确定频率检测器130是否输出频率误差(Q_UP信号)。如果U_UP信号值是1，则输出装置150将编码器140的输出，即，第一信号REF与第二信号CLK之间的相位误差值改变为最大值(+31)。可选地，如果频率检测器130不输出频率误差(Q_UP信号或Q_DN信号)，则输出装置150按原样输出编码器140输出的值。在图2中，首先确认Q_DN信号值是否是1。但是，还可以首先确认Q_U信号值是否是1。
因此，根据本发明示例性实施例的TDC 100不仅可以检测两个信号之间的频率误差，还可以检测相位误差。即，根据本发明示例性实施例的TDC 100可具有比现有技术的TDC更宽的工作范围。
在图1中，描述了第一信号作为参考频率信号而输入的示例性实施例。但是，第二信号也可以作为参考频率信号而输入和第三信号也可以作为CLK信号而输入。
图3示出根据本发明示例性实施例的TDC 100的输入和输出波形。在图3中，第二信号CLK的相位滞后第一信号REF的相位。
参照图3的(a)，由于PFD 110的“Up”信号不是足够宽，因此不输出Q_Up信号，相应地，输出与第一信号REF与延迟的第二信号CLK之间的相位差相应的数字化的Q(0)-Q(62)。
参照图3的(b)，由于PFD 110的“Up”信号是比转换器120的相位检测范围(t_PD)宽的脉冲波，所以频率检测器130可输出Q_up信号。
如图3所示，仅当t_PFD具有宽范围时，来自采样的Up信号的Q_Up信号可防止将相位误差值Q(0)-Q(62)输出为0。该条件可用如下的数学式表示。
[数学式1]
t_PFD＞t_PD+t_RST
在数学式1中，t_RST是PFD 110的重置脉冲的脉冲宽度，t_PD是可被转换器120检测的相位范围。设置和采样器的保持时间裕度使上述计算变得复杂。但是，可通过将采样器的时间裕度添加到t_PFD来解决上述问题。
在如图3示出的本发明示例性实施例中，第二信号CLK滞后第一信号REF。但是，即使当第二信号CLK领先(leading)第一信号REF时，输入和输出波形具有与图3的波形相似的波形。
图4示出根据本发明示例性实施例的TDC 100的传递函数。
现有相位检测器在工作范围内具有这种问题，即，如图4的最上端传递函数所示，在相位误差大于π的范围内符号被倒转。
但是，根据本发明示例性实施例的TDC 100的传递函数(H_TDC)在相位误差(θ_err)小于t_PFD的范围内具有与现有相位检测器的传递函数(H_PD)相同的形式，即，在原点保持线性。为了防止在相位误差大于π的范围内符号倒转，如果相位误差(θ_err)大于t_PFD则将传递函数(H_TDC)转换为H_PFD。
因此，根据本发明是示例性实施例的TDC 100的符号在相位误差大于π的范围内不被倒转，并且TDC 100在剩余范围内与现有TDC一样的保持线性，因此，可以解决工作范围的问题。
图5是根据本发明另一示例性实施例的TDC 100’的电路图。
参照图5，与图1的TDC 100相比，TDC 100’还可包括环形振荡器151、计数器152和两个触发器153。
环形振荡器151通过反馈环与多个延迟元件连接，并输出重置振荡频率。计数器152使用由环形振荡器151输出的振荡频率对第一信号REF的周期和第二信号CLK的周期进行计数。
如果两个触发器153从频率检测器130接收频率误差值，则两个触发器153输出第一信号REF和第二信号CLK的周期值。如果两个触发器153没有从频率检测器130接收频率误差值，则两个触发器153被重置，并且不输出第一信号REF和第二信号CLK的周期值。
因此，由于根据本发明另一示例性实施例的TDC 100’附加地包括环形振荡器151和计数器152，所以TDC 100’不仅可输出第一信号REF与第二信号CLK的相位误差的存在或不存在，还可输出频率误差的等级，即，第一信号REF和第二信号CLK周期。在图6中示出TDC 100’的传递函数。
参照图6，当相位误差大于t_PFD时，TDC 100’的传递函数具有阶梯形状。在这种情况中，分辨率成为环形振荡器151的周期。因此，如果TDC 100’被用作全数字锁相环(ADPLL)的部件时，则可迅速地执行频率固定。
图7是根据本发明示例性实施例的ADPLL的框图。
如图7所示，ADPLL 1000可包括TDC 100、数字环滤波器200和数字控制振荡器300。
数字控制振荡器300接收数字控制信号并产生振荡频率。更具体地，数字控制振荡器300接收数字控制信号，并通过调整安装在数字控制振荡器300中的可变电容器和可变电感器来产生与所述数字控制信号相应的振荡频率。可用基于数字的电路实现数字控制振荡器300，并且还可使用现有技术的电压控制振荡器(VCO)实现数字控制振荡器300。
TDC 100接收参考频率和由数字控制振荡器300产生的振荡频率，并检测参考频率和振荡频率之间的相位误差和频率误差。更具体地，TDC 100接收参考频率和由数字控制振荡器300产生的振荡频率，使用串联连接的多个延迟元件在相位上对所述振荡频率进行延迟，并对延迟的振荡频率和所述参考频率进行比较。TDC 100可包括：转换器，输出参考频率与振荡频率之间的相位误差；相频检测器，接收参考频率并从多个延迟元件中的中间节点接收第三信号，输出参考频率与第三频率之间的相位差；频率检测器，使用相频检测器的输出信号和振荡频率将参考频率与振荡频率之间的频率误差输出为数字信号。
TDC 100可如图1所示被实现，或可如图2所示被实现。由于先前已描述了构成TDC 100的转换器、相频检测器和频率检测器，因此不再重复详细描述。
数字环滤波器200基于TDC 100检测的相位误差和频率误差将数字控制信号提供给数字控制振荡器300。
上述示例性实施例仅是示例性的，并不应理解为限制本发明。本教导可容易地应用于其他类型的设备。此外，本发明示例性实施例的描述的意图是示例性的，不意图限制权利要求的范围，并且对本领域技术人员清楚的是可进行各种选择、修改和变化。