数据一致性检测装置及其检测方法以及数据选择装置.pdf

本发明提供一种数据一致性检测装置，在图形存储器(43)中，在段头各字段与可取值具有对应关系的地址中，预先存储表示该可取值满足一致性检测条件(“一致”)的参照数据，或者表示该可取值不满足一致性检测条件(“不一致”)的参照数据。段头分割电路(41)，从输入数据中依次分割出部分数据，将分割出的部分数据值所对应的地址赋予图形存储器(43)。图形存储器(43)输出在来自段头分割电路(41)的地址上存储的参照数据。判断部(44～46)，基于来自图形存储器(43)参照数据，判断输入数据是否满足一致性检测条件。这样，可以大幅度削减存储器的存取次数和比较运算次数。

1、  一种数据一致性检测装置，判断含有多个部分数据的输入数据是否与给定检测条件一致，其特征在于，具备：
第1存储器，其在所述多个部分数据的每一个与可取值的每一个具有对应关系的地址中，根据所述检测条件，预先存储表示该可取值与所述检测条件一致的参照数据、或者表示该可取值与所述检测条件不一致的参照数据；
数据分割部，其从所述输入数据依次分割出部分数据，将与分割出的部分数据的值对应的地址赋予所述第1存储器；
所述第1存储器输出在由所述数据分割部给出的地址中存储的所述参照数据；
所述装置进一步具备判断部，其根据来自所述第1存储器的参照数据，判断所述输入数据是否与所述检测条件一致。

2、  根据权利要求1所述的数据一致性检测装置，其特征在于，
所述检测条件包含第1检测条件；
在所述第1存储器中预先存储的参照数据包含根据所述第1检测条件设定为第1值或者第2值的第1数据。

3、  根据权利要求2所述的数据一致性检测装置，其特征在于，
所述检测条件进一步包含第2检测条件；
在所述第1存储器中预先存储的参照数据包含根据所述第2检测条件设定为所述第1值或者所述第2值的第2数据。

4、  根据权利要求1所述的数据一致性检测装置，其特征在于，
所述判断部，对于包含在所述输入数据中的多个部分数据的全部，当从所述第1存储器输出的参照数据表示为一致时，判断所述输入数据与所述检测条件一致。

5、  根据权利要求1所述的数据一致性检测装置，其特征在于，
在所述第1存储器中，在根据所述多个部分数据的每一个在所述输入数据内的位置和该部分数据可取的每一个值所生成的地址中，预先存储所述参照数据；
所述数据分割部，将根据所述分割出的部分数据在所述输入数据内的位置和所述分割出的部分数据的值所生成的地址赋予所述第1存储器。

6、  根据权利要求5所述的数据一致性检测装置，其特征在于，
所述多个部分数据的每一个构成1个字节数据。

7、  根据权利要求5所述的数据一致性检测装置，其特征在于，
所述多个部分数据的每一个构成1个字段数据。

8、  根据权利要求4所述的数据一致性检测装置，其特征在于，
所述判断部包含逻辑运算部、和存储所述逻辑运算部的输出数据的第2存储器；
所述逻辑运算部，当从所述第1存储器输出的参照数据和存储在所述第2存储器中的输出数据均表示为一致时，将该表示为一致的数据输出，当从所述第1存储器输出的参照数据和存储在所述第2存储器中的输出数据至少一方表示为不一致时，将该表示为不一致的数据输出；
在所述第2存储器中，
将所述表示为一致的数据作为初始值存储，
相对于所述输入数据所包含的多个部分数据中由所述数据分割部最后分割出的部分数据的所述逻辑运算部的输出数据，作为一致性判断信息输出。

9、  根据权利要求1所述的数据一致性检测装置，其特征在于，
所述多个部分数据的每一个与给定运算建立对应关系；
所述判断部包含逻辑运算部、和存储所述逻辑运算部的输出数据的第2存储器；
所述逻辑运算部，将与对应于从所述第1存储器输出的参照数据的部分数据具有对应关系的运算，对该参照数据和存储在所述第2存储器的输出数据中的至少一方执行，并输出其运算结果；
所述第2存储器，
将所述表示为一致的数据作为初始值存储，
相对于所述输入数据所包含的多个部分数据中由所述数据分割部最后分割出的部分数据的所述逻辑运算部的输出数据，作为一致性判断信息输出。

10、  根据权利要求9所述的数据一致性检测装置，其特征在于，
所述第2存储器能够存储多个所述逻辑运算部的输出数据；
所述逻辑运算部，将与对应于从所述第1存储器输出的参照数据的部分数据具有对应关系的运算，对该参照数据和存储在所述第2存储器的多个输出数据中的至少一个执行，并输出其运算结果。

11、  一种数据选择装置，其特征在于，具备：
权利要求1所述的数据一致性检测装置；
数据延迟部，其在所述数据一致性检测装置中所进行的所述输入数据是否与所述检测条件一致的判断结束之前，保持所述输入数据；
所述数据延迟部，如果在所述数据一致性检测装置中判断所述输入数据与所述检测条件一致时，输出所保持的所述输入数据，另一方面如果判断所述输入数据与所述检测条件不一致时，不输出所保持的所述输入数据。

12、  一种数据一致性检测方法，判断含有多个部分数据的输入数据是否与给定检测条件一致，其特征在于，具有：
步骤(a)，在所述多个部分数据的每一个与可取值的每一个具有对应关系的地址中，根据所述检测条件，在第1存储器中预先存储表示该可取值与所述检测条件一致的参照数据、或者表示该可取值与所述检测条件不一致的参照数据；
步骤(b)，从所述输入数据依次分割出部分数据，生成与分割出的部分数据的值对应的地址；
步骤(c)，从所述第1存储器读出在由所述步骤(b)生成的地址中存储的参照数据；
步骤(d)，根据从所述第1存储器读出的参照数据由所述步骤(c)判断所述输入数据是否与所述检测条件一致。

13、  根据权利要求12所述的数据一致性检测方法，其特征在于，
在所述步骤(d)中，对于包含在所述输入数据中的多个部分数据的全部，当从所述第1存储器读出的参照数据表示为一致时，判断所述输入数据与所述检测条件一致。

14、  根据权利要求12所述的数据一致性检测方法，其特征在于，
在所述步骤(a)中，在根据所述多个部分数据的每一个在所述输入数据内的位置和该部分数据可取的每一个值所生成的地址中，预先存储所述参照数据；
在所述步骤(b)中，根据所述分割出的部分数据在所述输入数据内的位置和所述分割出的部分数据的值，生成地址。

15、  根据权利要求13所述的数据一致性检测方法，其特征在于，
所述步骤(d)包含：
步骤(e)，将所述表示为一致的数据作为初始值存储在第2存储器中；
步骤(f)，当根据所述步骤(c)从所述第1存储器读出的参照数据和存储在所述第2存储器中的数据均表示一致时，将表示该一致的数据存储在所述第2存储器中，当根据所述步骤(c)从所述第1存储器读出的参照数据和存储在所述第2存储器中的数据中的至少一方表示不一致时，将表示该不一致的数据存储在所述第2存储器中；
步骤(g)，对于在所述输入数据所包含的多个部分数据中由所述步骤(b)最后分割出的部分数据，将根据所述步骤(f)存储在所述第2存储器的数据作为一致性判断信息输出。

16、  根据权利要求12所述的数据一致性检测方法，其特征在于，
进一步具备步骤(e)，所述多个部分数据的每一个与给定运算建立对应关系；
所述步骤(d)包含：
步骤(f)，将所述表示为一致的数据作为初始值存储在第2存储器中；
步骤(g)，将根据所述步骤(c)从所述第1存储器读出的参照数据所对应的部分数据具有对应关系的运算，对该参照数据和存储在所述第2存储器的输出数据中的至少一方执行，并将其运算结果存储在所述第2存储器中；
对于在所述输入数据所包含的多个部分数据中由所述步骤(b)最后分割出的部分数据，将根据所述步骤(g)存储在所述第2存储器的数据作为一致性判断信息输出。

17、  根据权利要求16所述的数据一致性检测方法，其特征在于，
所述第2存储器能够存储多个所述运算结果；
在所述步骤(g)中，将根据所述步骤(c)从所述第1存储器读出的参照数据所对应的部分数据具有对应关系的运算，对该参照数据和存储在所述第2存储器的多个运算结果中的至少一个执行，并将其运算结果存储在所述第2存储器中。

数据一致性检测装置及其检测方法以及数据选择装置
技术领域
本发明涉及数据一致性检测装置、数据一致性检测方法、数据选择装置，特别涉及从利用广播接收的数据、由记录设备输出的数字数据中应该取出的数据与给定检测条件是否一致的检测装置及其方法，以及选择出与上述给定检测条件一致的数据的装置。
背景技术
近年来，图像、声音及其他数据越来越多采用数字数据进行传送、存储。这时，一般情况下，数据被分割，构成具有由几个字段所构成的数据结构的包等形式的数据，进行传送、存储。而且，构成多个包之后，有时被多重在一个传送、存储媒体上，进行传送、存储。这种情况下的数据结构、多重化标准有MPEG系统标准，多种情况下，采用遵循该标准的包的数据结构的方法进行数据传送、存储。
在这样的包数据被多重化的系统中，在接收数据的机器中，需要从多重化后的包数据中选择出应接收的数据。特别是，PSI(节目特定信息)和SI(服务信息)等节目附带的各种信息，以段这种数据形式被反复传送，根据接收机的状态，即到底选择哪一个节目接收等的状况，需要的信息不同，因此需要从众多的信息中准确选择出所需要的信息。
作为现有技术的例，对用于采用遵循MPEG系统标准的数据多重化方式的数字广播等接收机中进行段数据的选择的多路复用器进行说明。
在以往的多路复用器中，在每次输入一个段数据时，将构成该段数据的各字段和对应于该字段的所有候补数据进行比较。对于所输入的比较对象的所有字段，依次检测与候补数据之间的一致性，当检测出所有字段与候补数据一致时，判定该段数据是应接收的数据，进行选择输出。再有，通过包括屏蔽候补数据与输入字段之间的比较，不进行一致性检测的电路、或者检测出与候补数据不一致的电路，这样可以实现灵活的数据选择(参照特开平11-164271号公报)。
专利文献1：特开平11-164271号公报
专利文献2：特开平9-275381号公报
发明内容
但是，在现有的多路复用器的段数据的一致性检测装置、选择装置中，存在下述问题。
在一般的数字广播接收机的多路复用器中，要求具有以下的段数据选择性能。
·比较对象字段…段数据开始16位
·候补数据种类…32种(带比较屏蔽)
·选择对象的段数据的输入速度…12.5M字节/秒
·段数据选择装置的工作时钟频率…100MHz
构成具有上述性能的段数据一致性检测装置时，必须进行12.5M字节/秒×32种＝400M次/秒的输入字段和候补数据的比较。此时，存放候补数据和比较屏蔽数据的候补数据存储器的读写速度为400M次/秒×2字节＝800M次/秒。另外，为了在100MHz工作时钟的电路中实现400M次的比较，每个时钟需要进行4次比较。为了达到4次比较，需要在1个时钟周期内，读出4字节的候补数据和4字节的比较屏蔽数据，共计8字节。也就是说，从候补数据存储器的读出数据宽度需要8字节。根据以上所述，在以往的段数据检测装置中，必须从8字节宽度的候补数据存储器中进行每秒100M次(800M字节/秒)的读取，在1秒钟内进行400M字节的数据比较。
要实现上述那样的高字节宽度的候补数据存储，只有LSI内置存储器才能实现，另外，为了进行上述高速的数据一致性检测，需要设置专用的数据比较电路。因此，高性能的段数据的一致性检测装置采用硬件实现。而且，要实现高性能的段数据一致性检测装置，由于提高了存储器的字节宽度，需要扩展在1个时钟周期内读出的数据宽度，同时还需要增加数据比较电路在1个时钟周期内进行比较的候补数据数量。
发明内容
依据本发明的数据一致性检测装置，判断含有多个部分数据的输入数据是否与给定检测条件一致，其特征在于，具备：第1存储器，其在上述多个部分数据的每一个与可取值地每一个具有对应关系的地址中，根据上述检测条件，预先存储表示该可取值与上述检测条件一致(“一致”)的参照数据、或者表示该可取值与上述检测条件不一致(“不一致”)的参照数据；数据分割部，其从上述输入数据依次分割出部分数据，将与分割出的部分数据的值对应的地址赋予上述第1存储器。上述第1存储器输出在由上述数据分割部给出的地址中存储的上述参照数据。上述装置进一步具备判断部，其根据来自上述第1存储器的参照数据，判断上述输入数据是否与上述检测条件一致。
在上述数据一致性检测装置中，每个部分数据，对第1数据存储器只进行1次读出，就可实现输入数据和检测条件之间的一致性检测。因此不需要象以往那样，对于1个部分数据，将一致性检测候补数据全都读出，和部分数据比较，可以大幅度削减存储器的存取次数和比较运算次数。
在上述数据一致性检测装置中，优选：上述检测条件包含第1检测条件；在上述第1存储器中预先存储的参照数据包含根据上述第1检测条件设定为第1值或者第2值的第1数据。
在上述数据一致性检测装置中，优选：上述检测条件进一步包含第2检测条件；在上述第1存储器中预先存储的参照数据包含根据上述第2检测条件设定为上述第1值或者上述第2值的第2数据。
在上述数据一致性检测装置中，优选：上述判断部，对于包含在上述输入数据中的多个部分数据的全部，当从上述第1存储器输出的参照数据表示为“一致”时，判断上述输入数据与上述检测条件一致。
在上述数据一致性检测装置中，优选：在上述第1存储器中，在根据上述多个部分数据的每一个在上述输入数据内的位置和该部分数据可取的每一个值所生成的地址中，预先存储上述参照数据；上述数据分割部，将根据上述分割出的部分数据在上述输入数据内的位置和上述分割出的部分数据的值所生成的地址赋予上述第1存储器。
在上述数据一致性检测装置中，优选：上述多个部分数据的每一个构成1个字节数据。
在上述数据一致性检测装置中，优选：上述多个部分数据的每一个构成1个字段数据。
在上述数据一致性检测装置中，优选：上述判断部包含逻辑运算部、和存储上述逻辑运算部的输出数据的第2存储器；上述逻辑运算部，当从上述第1存储器输出的参照数据和存储在上述第2存储器中的输出数据均表示为“一致”时，将该表示为“一致”的数据输出，当从上述第1存储器输出的参照数据和存储在上述第2存储器中的输出数据至少一方表示为“不一致”时，将该表示为“不一致”的数据输出；在上述第2存储器中，将上述表示为一致的数据作为初始值存储，相对于上述输入数据所包含的多个部分数据中由上述数据分割部最后分割出的部分数据的上述逻辑运算部的输出数据，作为一致性判断信息输出。
在上述数据一致性检测装置中，优选：上述多个部分数据的每一个与给定运算建立对应关系；上述判断部包含逻辑运算部、和存储上述逻辑运算部的输出数据的第2存储器；上述逻辑运算部，将与对应于从上述第1存储器输出的参照数据的部分数据具有对应关系的运算，对该参照数据和存储在上述第2存储器的输出数据中的至少一方执行，并输出其运算结果；上述第2存储器，将上述表示为“一致”的数据作为初始值存储，相对于上述输入数据所包含的多个部分数据中由上述数据分割部最后分割出的部分数据的上述逻辑运算部的输出数据，作为一致性判断信息输出。
在上述数据一致性检测装置中，优选：上述第2存储器能够存储多个上述逻辑运算部的输出数据；上述逻辑运算部，将与对应于从上述第1存储器输出的参照数据的部分数据具有对应关系的运算，对该参照数据和存储在上述第2存储器的多个输出数据中的至少一个执行，并输出其运算结果。
依据本发明的数据选择装置，其特征在于，具备：上述数据一致性检测装置；和数据延迟部，其在上述数据一致性检测装置中所进行的上述输入数据是否与上述检测条件一致的判断结束之前，保持上述输入数据；上述数据延迟部，如果在上述数据一致性检测装置中判断上述输入数据与上述检测条件一致时，输出所保持的上述输入数据，另一方面如果判断上述输入数据与上述检测条件不一致时，不输出所保持的上述输入数据。
依据本发明的数据一致性检测方法，判断含有多个部分数据的输入数据是否与给定检测条件一致，其特征在于，具有：步骤(a)，在上述多个部分数据的每一个与可取值的每一个具有对应关系的地址中，根据上述检测条件，在第1存储器中预先存储表示该可取值与上述检测条件一致(“一致”)的参照数据、或者表示该可取值与上述检测条件不一致(“不一致”)的参照数据；步骤(b)，从上述输入数据依次分割出部分数据，生成与分割出的部分数据的值对应的地址；步骤(c)，从上述第1存储器读出在由上述步骤(b)生成的地址中存储的参照数据；步骤(d)，根据从上述第1存储器读出的参照数据由上述步骤(c)判断上述输入数据是否与上述检测条件一致。
在上述数据一致性检测方法中，优选：在上述步骤(d)中，对于包含在上述输入数据中的多个部分数据的全部，当从上述第1存储器读出的参照数据表示为一致时，判断上述输入数据与上述检测条件一致。
在上述数据一致性检测方法中，优选：在上述步骤(a)中，在根据上述多个部分数据的每一个在上述输入数据内的位置和该部分数据可取的每一个值所生成的地址中，预先存储上述参照数据；在上述步骤(b)中，根据上述分割出的部分数据在上述输入数据内的位置和上述分割出的部分数据的值，生成地址。
在上述数据一致性检测方法中，优选：上述步骤(d)包含：步骤(e)，将上述表示为一致的数据作为初始值存储在第2存储器中；步骤(f)，当根据上述步骤(c)从上述第1存储器读出的参照数据和存储在上述第2存储器中的数据均表示一致时，将表示该一致的数据存储在上述第2存储器中，当根据上述步骤(c)从上述第1存储器读出的参照数据和存储在上述第2存储器中的数据中的至少一方表示不一致时，将表示该不一致的数据存储在上述第2存储器中；和步骤(g)，对于在上述输入数据所包含的多个部分数据中由上述步骤(b)最后分割出的部分数据，将根据上述步骤(f)存储在上述第2存储器的数据作为一致性判断信息输出。
在上述数据一致性检测方法中，优选：进一步具备步骤(e)，上述多个部分数据的每一个与给定运算建立对应关系；上述步骤(d)包含：步骤(f)，将上述表示为一致的数据作为初始值存储在第2存储器中；步骤(g)，将根据上述步骤(c)从上述第1存储器读出的参照数据所对应的部分数据具有对应关系的运算，对该参照数据和存储在上述第2存储器的输出数据中的至少一方执行，并将其运算结果存储在上述第2存储器中；对于在上述输入数据所包含的多个部分数据中由上述步骤(b)最后分割出的部分数据，将根据上述步骤(g)存储在上述第2存储器的数据作为一致性判断信息输出。
在上述数据一致性检测方法中，优选：上述第2存储器能够存储多个上述运算结果；在上述步骤(g)中，将根据上述步骤(c)从上述第1存储器读出的参照数据所对应的部分数据具有对应关系的运算，对该参照数据和存储在上述第2存储器的多个运算结果中的至少一个执行，并将其运算结果存储在上述第2存储器中。
在依据本发明的数据一致性检测装置及其方法中，每个部分数据，对第1存储器只进行1次读出，就可实现输入数据和检测条件之间的一致性检测。因此不需要象以往那样，对于1个部分数据，将一致性检测候补数据全都读出，与部分数据进行比较，可以大幅度削减存储器的存取次数和比较运算次数。
附图说明
图1是表示依据MPEG系统标准的传送流包和段的数据结构图。
图2是表示在数字广播接收机中的传送包处理电路的结构框图。
图3是表示为选择段数据的一致性检测条件的例表。
图4是表示段数据选择电路的结构框图。
图5是表示在实施方式1的头一致性检测电路的结构框图。
图6是表示各字段输出时的字段位置信号的表。
图7是表示图形存储器的地址分配图。
图8是表示基于图3所示第1及第2一致性检测条件，将参照数据存放在图形存储器的例图。
图9是表示基于图3所示第1及第2一致性检测条件，将参照数据存放在图形存储器的例图。
图10是表示输入段数据的一例的图。
图11是表示输入段数据的一例的图。
图12是表示在实施方式2中头一致性检测电路的结构框图。
图13是表示各部分数据输出时的部分数据位置信号的表。
图14是表示图形存储器的地址分配图。
图15是表示一致性检测条件的一例的图。
图16是表示对各部分数据设定的运算种类及运算顺序的一例的图。
图17是表示输入段的一例的图。
图18是表示输入段的一例的图。
图19是表示在实施方式3中的头一致性检测电路的结构框图。
图20是表示图形存储器的地址分配图。
图21是表示屏蔽条件存储器的地址分配图。
图22是表示取反条件存储器的地址分配图。
图中：21-传送包处理装置，22-段数据选择电路，31-头一致性检测电路，41、61-段头分割电路，42、62-加法电路，43、63-图形存储器，44-逻辑与电路，45、65-一致性检测状态存储电路，46-一致性判断存储电路，64-运算电路，67-运算顺序存储电路，68-屏蔽条件存储器，69-取反条件存储器。
具体实施方式
作为本发明的实施方式，对在遵循MPEG系统标准的数字广播中，根据需要对采用段数据形式的数据发送的各种信息进行取舍选择的段数据选择电路(数据选择装置)，和构成该电路的头一致性检测电路(数据一致性检测装置)进行说明。
在数字广播中，图像、声音及其他的各种信息以传送流进行传送。在传送流中，依次传送固定长度的传送流包。图1表示传送流包、和在传送流包内用于存放各种数据的表的段数据格式。
传送流包100，包括由包识别号等组成的传送包头110、和采用包传送的作为数据自身的传送包净荷120组成。图像或声音信息，以PES包形式存放在传送包净荷120中。另一方面，广播和节目附带的各种信息(节目表或加密的密钥信息等)，以段的形式存放在传送包净荷120部分中。在图1中，表示以段形式存放各种信息的传送流包100。在一个传送流包100中可以存放多个段#1、#2、…。在图1中还表示了段的数据形式。段由表示数据类别的信息、如表识别子、表长、表扩展识别子，版本号、段号、最后段号等、和数据自身构成。利用表识别子等可以判断该段数据是否是应该接收的数据。
图2表示数字广播的接收机的构成要素的传送包处理装置21的概略结构。输入的传送流，首先被包处理电路22处理。传送流包100，首先在包选择电路23进行传送流包单位的选择，接着，由数据提取电路24，从传送包净荷120中提取数据。在此，图像或声音的信息作为PES包被取出，由存储器存取电路26写入到存储器27中。该信息由AV解码器28从存储器27中取出，再现为图像或声音，进行显示、输出。另一方面，节目或广播的各种信息，从传送包净荷120中，作为段取出。段被输入到段数据选择电路25，在此进行是否是必要数据的选择。被选择出来的段，由存储器存取电路26写入到存储器27。以后，CPU29从存储器27中读取段，取出存放在段中的各种信息，用于接收机的各种动作控制等。
在段中传送的各种信息，对接收机来说是非常重要的信息，为了一定可以接收到而反复广播相同的信息。但是，只要一旦接收到，就没有必要多次接收。这样，段由接收机的状态决定是否要接收，如果不需要的信息可以舍去，则可以减少CPU的处理量，有助于提高接收机的处理能力。
(实施方式1)
在本实施方式1的段数据选择电路中，对采用段的表识别子、表扩展识别子、版本号、段号4个字段进行段数据选择的情况进行说明。在此，考察选择图3所示段的情况。
在图4中，表示了段数据选择电路(数据选择装置)25的结构图。所输入的段数据，被输入到数据延迟电路32、头一致性检测电路31和动作控制电路34。在头一致性检测电路31中，检查所输入的段的头和图3所示一致性检测候补数据之间的条件一致性，当图3的两种一致性检测条件中至少一种一致时，将表示“一致”的一致判别信号输出到输出控制电路33。数据延迟电路32，是在由头一致性检测电路31判断出段头是否与条件一致之前，让所输入的段数据延迟的电路。从数据延迟电路32输出的段数据，输入到输出控制电路33中。输出控制电路33，只输出来自数据延迟电路32的段数据中来自头一致性检测电路31的一致判别信号表示为“一致”的段数据。这样，段数据选择电路25，在多个一致性检测候补数据(一致性检测条件)中，能够选择、输出至少一个一致的段数据。动作控制电路34，根据依次输入的段数据，象上述那样控制数据选择电路25的各部的动作时序。
上述头一致性检测电路(数据一致性检测装置)31的结构如图5所示。头一致性检测电路31具备：段头分割电路41、加法电路42、图形存储器43、逻辑与电路44、一致性检测状态存储电路45、一致性判断存储电路46。
段头分割电路41，从所输入的段数据中分割出构成段头的各字段数据，并依次输出。段头分割电路41，输出分割后的字段数据，同时也输出表示该字段数据在段头内的位置的字段位置信号。
加法电路42，将由数据分割电路41输出的字段数据和字段位置信号相加，相加结果输出到图形存储器43。
在图形存储器43中，在与段头的各字段可取值的每一个所对应的地址上，表示该可取值与一致性检测条件(图3)一致(“一致”)的参照数据，或者表示该可取值与一致性检测条件(图3)不一致(“不一致”)的参照数据，基于一致性检测条件(图3)，被CPU22预先存储。另外，在图形存储器43上存放参照数据的例子将在后面说明。存储在图形存储器43各地址上的多比特(本实施方式中是32比特)参照数据的各比特中，分别基于独立的一致性检测条件设定其值。从加法电路42输入的字段数据和字段位置信号的相加结果作为地址读出图形存储器43后，输出表示该字段数据是否满足一致性检测条件(图3)的参考数据。
一致性检测状态存储电路45是32比特的存储电路，在各比特上存储着一致性检测处理过程中的状态。一致性检测状态存储电路45，在每个段开始时，将所有比特的存储内容初始化为表示“一致”的“1”，其后，每进行一次各字段数据的比较，存储逻辑与电路44的输出结果，并输出存储内容。
逻辑与电路44，将图形存储器43的输出和一致性检测状态存储电路45输出的信号同时表示“一致”时的比特输出“一致”，除此以外的比特输出“不一致”，并将其存储到一致性检测状态存储电路45。
关于某段的段头的所有字段，在图形存储器43的参照结束时，一致性判断存储电路46，当一致性检测状态存储电路45的输出中至少有一比特是表示“一致”时存储并输出“一致”，“不一致”时存储并输出“不一致”。这样，段头和一致性检测条件之间的一致性判断结果由一致性判断存储电路46存储并输出。
进一步，对功能、动作具体进行说明。
段头分割电路41，将构成段头的各字段(表识别子、表扩展识别子、版本号、当前的下一(current next)指示、段号、最后段号)分割并输出。但是在本实施方式中，表扩展识别子是分为高8比特和低8比特输出的。图6表示各字段被输出时的字段位置信号。
图7表示图形存储器43的地址分配图。图形存储器43是1314个字的存储器，如图7所示，地址000～0FFh对应表识别子的可取值00～FFh；地址100～1FFh对应表扩展识别子的高8比特的可取值00～FFh地址；200～2FFh对应表扩展识别子的低8比特的可取值00～FFh；地址300～31Fh对应着版本号的可取值00～1Fh；地址320～321h对应当前的下一(current next)指示的可取值0～1h；地址322～421h对应段号的可取值00～FFh；地址422～521h对应最后段号的可取值00～FFh。在各地址中能够存储32比特的参照数据，参照数据的各比特，分别对应独立的一致性检测条件。即在本实施方式中，可以和32种一致性检测条件之间进行32种一致性检测。在本实施方式中，以如图3所示的设置两种一致性检测条件(第1一致性检测条件、第2一致性检测条件)进行说明。
基于图3所示的第1及第2一致性检测条件，在图形存储器43中以如下方式存放参照数据。
首先图形存储器43地址000h～521h中的参照数据，都初始化为表示“不一致”的0。第1一致性检测条件被对应着图形存储器43的32比特参照数据的比特位置0上。
关于表识别子，因为需要检测和01h间的一致性，所以，在如图8所示，在01h和表识别子所对应的字段位置信号000h相加得到001h地址的比特位置0上，存储表示“一致”的“1”。
同样，关于表扩展识别子的低8比特，如图8所示，在200h+45h＝245h地址的比特位置0上，存储着“1”。
接着，关于版本号，由于需要检测和06h的不一致，所以，如图8所示，300h(对应版本号的字段位置信号值)+06h(＝306h)的比特位置0保持为“0”，版本号取值中06h以外的值所对应的地址300h～305h，在307～31Fh地址的比特位置0上，存储着“1”。检测到和06h的不一致，与检测到和06h以外的数据一致是等价的。
关于段号，如图8所示，在322h+07h＝329h地址的比特位置0上存储“1”。
关于在本例中(第1一致性检测条件)，不成为比较对象的当前的下一指示、最后段号，如图8所示，在图形存储器43的320～321h地址、422～521h地址的比特位置0中，设置“1”，这样无论怎样的字段数据被输入，都能以“一致”的结果输出。
接下来，让第2一致性检测条件对应着图形存储器43的参照数据的比特位置1。
关于表识别子由于需要检测和01h之间的一致性，因此如图9所示，在01h+000h＝001h地址的比特位置1中置为“1”。
关于表扩展识别子的高8比特，因为需要检测和8Xh(X为任意值)之间的一致性，所以如图9所示，在8Xh+100h＝18Xh地址上(X为任意值)即180h～18Fh地址的比特位置1中设为“1”。
同样，关于表扩展识别子的低8比特，如图9所示，在200h+X5h＝2X5h地址(X为任意值)即205h、215h、225h、…、2F5h的比特位置1中，存储着“1”。
关于版本号，因为需要检测和16h之间的一致性，所以如图9所示，在300h+16h＝316h地址的比特位置1中，设定着“1”。
关于段号，因为需要检测和17h以上的值之间的一致性，如图9所示，在322h～421h地址中，在322h+17h＝339h地址以上的比特位置1中，存储着“1”。
关于在本例中(第2一致性检测条件)，不成为比较对象的当前的下一指示、最后段号，如图9所示，在图形存储器43的320～321h地址、422～521h地址的比特位置0中，设置“1”，因此，无论怎样的字段数据被输入，都能以“一致”的结果输出。
按照以上的设置，基于图3所示的第1及第2一致性检测条件，参照数据存放在图形存储器43中。
这里，具有图10所示的头的段假定被输入。该段是与图3所示的第1一致性检测条件一致的段。
在段头分割电路41，从输入的段上，首先将第1个字段的表识别子＝01h分割出来。同时，从段头分割电路41输出作为字段位置信号的000h。这两个输出在加法电路42相加，001h作为地址输入到图形存储器43。从图形存储器43读出存储在001地址的32比特参照数据“00000003h”(只是比特位置0及比特位置1的值“1”(“1”表示“一致”))，输入到逻辑与电路44。另一方面，一致性检测状态存储电路45，因为在段刚开始时，所有的比特初始化为“1”(“1”表示“一致”)，即存储着FFFFFFFFh，并将该值输入到逻辑与电路44。在逻辑与电路44中，将上述两个输入数据按比特进行逻辑与运算，并输出运算结果00000003h。运算结果00000003h存储在一致性检测状态存储电路45，同时从一致性检测状态存储电路45输出。在一致性检测状态存储电路45中存储的00000003h，它表示输入段数据中的第1字段的表识别子与设置在图形存储器43的比特位置0和比特位置1上的两个一致性检测条件(第1及第2一致性检测条件)一致。
接着，从段头分割电路41分割出第2个字段的表扩展识别子的高8比特＝23h。同时，从段头分割电路41输出作为字段位置信号的100h，相加结果123h作为地址输入到图形存储器43。从图形存储器43读出存储在123h地址中的32比特参照数据“00000001h”(只是比特位置0的“1”)，输入到逻辑与电路44。逻辑与电路44，将图形存储器43的输出00000001h和一致性检测状态存储电路45的输出00000003h之间进行逻辑与运算，输出运算结果00000001h，并将该值存储在一致性检测状态存储电路45中。该值，只表示到输入段数据中的第2字段(表扩展识别子的高8比特)之前的部分，与设置在图形存储器43比特位置0上的第1一致性检测条件一致。
接着，从段头分割电路41分割出第3个字段的表扩展识别子的低8比特＝45h。同时，从段头分割电路41输出作为字段位置信号的200h，相加结果245h作为地址输入到图形存储器43。从图形存储器43读出存储在245h地址中的32比特参照数据“00000003h”(比特位置0、比特位置1上为“1”)，输入到逻辑与电路44。在图形存储器43的2X5h地址(X为任意值)的比特位置1中，设置着“1”，表示判断结果与X5h(X为任意值)“一致”。即地址245h存储着“1”。逻辑与电路44，将自图形存储器43的输出00000003h和一致性检测状态存储电路45的输出00000001h之间进行逻辑与运算，输出运算结果00000001h，并在一致性检测状态存储电路45存储该值。该值，表示到输入段数据中的到第3字段(表扩展识别子的低8比特)为止的部分，仅与设置在图形存储器43的比特位置0上的第1一致性检测条件一致。图形存储器43的输出是00000003h，表示与比特位置0、比特位置1的两个条件(第1及第2一致性检测条件)一致，但是在一致性检测状态存储电路45中，已经存储着，到第2个字段之前的一致性检测状态，是仅仅与比特位置0上的条件(第1一致性检测条件)一致，因此，在第3个字段时，即使与比特位置1上一致的条件(第2一致性检测条件)，在一致性检测状态存储电路45中也被存储为“不一致”。
接着，从段头分割电路41分割出的第4个字段是版本号1Fh。版本号是5比特值。同时，段头分割电路41作为字段位置信号输出300h，相加的结果31Fh作为地址输入到图形存储器43。图形存储器43，在从300h到31Fh(306h地址除外)的比特位置0上，设置为“1”，以便能够检测和06h之间的不一致性，换而言之，就是能够检测除了06h之外所有的值之间的一致性。因此，从31Fh地址读出00000001h(比特位置0为“1”)，输入到逻辑与电路44。逻辑与电路44，将自图形存储器43的输出00000001h和一致性检测状态存储电路45的输出00000001h，进行逻辑与运算，将运算结果00000001h输出，并在一致性检测状态存储电路45存储该值。该值，只表示输入段数据中到第4个字段(版本号)之前的部分，与设置在图形存储器43的比特位置0上的第1一致性检测条件一致。
接着，从段头分割电路41分割出的第5个字段是当前的下一指示。当前的下一指示是1比特值。同时，从段头分割电路41作为字段位置信号输出320h。在图形存储器43的地址320h、321h的比特位置0中存储“1”。因此，与输入的当前的下一指示的值无关，输出00000001h，输入到逻辑与电路44。逻辑与电路44，将自图形存储器43的输出和一致性检测状态存储电路45的输出00000001h，进行逻辑与运算，输出该结果，并在一致性检测状态存储电路45存储该值。该值，只表示输入段数据中的到第5个字段(当前的下一指示)之前的部分，与设置在图形存储器43的比特位置0上的第1一致性检测条件一致。
接着，从段头分割电路41分割出第6个字段的段号＝07h。同时，从段头分割电路41作为字段位置信号输出322h。这两个相加结果329h作为地址输出到图形存储器43。在地址329h的比特位置0上，存储着“1”，因此，从图形存储器43输出00000001h，输入到逻辑与电路44。逻辑与电路44，将从图形存储器43输出的00000001h和一致性检测状态存储电路45的输出00000001h，进行逻辑与运算，输出其运算结果00000001h，并在一致性检测状态存储电路45存储该值。该值，只表示输入段数据中的到第6个字段(段号)之前的部分，与设置在图形存储器43的比特位置0上的第1一致性检测条件一致。
接着，从段头分割电路41分割出第7个字段的最后段号＝80h。同时，从段头分割电路41作为字段位置信号输出422h。在图形存储器43的地址422h～521h的比特位置0上，存储着“1”，因此，与输入最后段号的值无关，输出00000001h，输入到逻辑与电路44。逻辑与电路44，将从图形存储器43输出的00000001h和一致性检测状态存储电路45的输出00000001h，进行逻辑与运算，输出该运算结果00000001h，并在一致性检测状态存储电路45存储该值。该值，只表示输入段数据中的到第7个字段(最后段号)之前的部分，即在输入段数据的一致性检测对象的所有字段一致性检测完毕时刻，输入段数据与设置在图形存储器43的比特位置0上的第1一致性检测条件一致。
输入段数据和一致性检测条件之间的一致性检测完毕，因此存储在一致性检测状态存储电路45中的00000001h输入到一致性判断存储电路46。因为在一致性判断存储电路46的输入不是0，所以判断输入段数据与第1一致性检测条件一致，并输出作为一致性判断结果的“一致”。
这样，输入段数据被判断为与一致性检测条件一致，从一致性判断存储电路46输出“一致”，同时也从头一致性检测电路31输出“一致”。
另一方面，输入段数据的各字段与一致性检测条件不一致时，图形存储器43的输出为表示“不一致”的“0”，逻辑与电路44的输出为“0”，并将其存储在一致性检测状态存储电路45，因此这以后即使满足条件，逻辑与电路44的输出也为“0”，判断为与一致性检测条件不一致。这样，由一致性检测的中途的字段一检测出不一致，在这以后的一致性检测状态存储电路45的状态就为“不一致”，在一致性判断存储电路46中存储“不一致”，并输出。
接下来，输入具有图11所示的头的段。
与上述的图10的例子一样处理，在具有图11中所示输入段头的输入段数据，关于表识别子、表扩展识别子、版本号、当前的下一指示、最后段号，和设置在图形存储器43的比特位置1上的第2一致性检测条件(参照图3)一致。在此，对图11的段号进行详细说明。
由段头分割电路41分割出段号20h，输入到加法电路42。同时，从段头分割电路41输出作为地址的322h，相加结果342h，作为地址输入到图形存储器43。在图形存储器的地址322h～421h区域中，在地址339以上地址的比特位置1上，为了能够检测输入数据17h以上的一致性，而存储着“1”。因此，从地址342h读出00000002h(比特位置1为“1”)，输入到逻辑与电路44。另一方面，输入段头的段号之前的各字段，因为满足比特位置1的条件(第2一致性检测条件)，所以一致性检测状态存储电路45，存储并输出00000002h。逻辑与电路44，将图形存储器43输出的00000002h和一致性检测状态存储电路45输出的00000002h进行逻辑与运算，输出该结果00000002h，并在一致性检测状态存储电路45中存储该值。
接着，关于输入的最后段号也进行一致性检测。
这样，判断输入的段满足第2一致性检测条件，从一致性判断存储电路输出作为一致性判断结果的“一致”，头一致性检测电路31输出“一致”。
只要头一致性检测电路31输出“一致”，段数据选择电路25的输出控制电路33，就输出在输入延时电路32被延时的输入段数据。
象以上这样，根据实施方式1的段数据选择电路25，可以将段头和一致性检测条件设置到32种，能够选择并输出具有与其中的某些条件一致的段头的段。
对于构成段头的各字段，只从图形存储器43中读取1次就可以完成与一致性检测条件的比较，因此能够缩小头一致性检测电路31所需要的存储器的存取频带宽度。
例如，以12.5M字节/秒输入的段，对于32种条件实行选择时，只需要12.5M次×32比特＝50M字节/秒的存储器存取带宽，使用以往技术时，与800M字节/秒相比，可以大幅度的降低要求性能。
另外，对所有数据的值来说，表示和一致性检测条件一致/不一致的参照数据，被预先存放在图形存储器43中，因此不但能够实现和条件数据间的一致性检测，而且能够实现不一致性检测、大小比较、字段数据的部分比较抑止等，可以设置非常灵活的检测条件。
另外，在实施方式1中，在图形存储器43中，可以设定32种一致性检测条件，但并不限定于此，在图形存储器43、逻辑与电路44、一致性检测状态存储电路45、一致性判断存储电路46的处理比特数，可以根据一致性检测条件数变化，因此能够处理任意个条件。
另外，对于实施方式1的头一致性检测电路31，对段头的所有字段，即从段数据的开始到第8个字段的字段来说，从一致性检测的对象进行说明，一致性检测对象的字段并不局限于这些，对任意长度的数据来说，都能进行一致性检测。
另外，实施方式1的一致性判断存储电路46，只将是否一致的结果作为一致性判断结果输出，还可在结果中加上，将表示检测一致性的条件的一致性检测状态存储电路45输入存储，还可将该信息输出。这样，在段数据选择电路25中，不仅判断和一致性检测条件间的一致性，判断是否输出段数据，而且还可以输出表示检测一致性的条件的信息。
而且，在实施方式1中，将图形存储器43作为头一致性检测电路31的内置存储器进行说明，但并不是局限于此，也可和CPU22的主存储器共用一个，也可安置在头一致性检测电路31的外部。如上所述，以12.5M字节/秒输入的段，对32种条件进行选择时，使用存储器存取频带仅限于50M字节/秒。CPU22的主存储器一般可具有数百M字节/秒的存储带宽，在该存取带宽内，将50M字节/秒用于头一致性检测电路是可以实现的。作为图形存储器43的实现方法，可用外带的大容量存储器实现，在一致性检测对象的字段数目和一致性检测的条件数目增加的时候，能够容易地将所需的图形存储器43的容量的扩大。
而且，实施方式1中，虽然采用电路形式实现了段头分割、或将字段数据和字段位置信号相加作为图形存储器43的地址，但并不局限于此，从段数据上将段头分割，字段位置的计数，作为字段位置信号表示的字段位置信息和字段数据相加，处理的全部或者一部分也可以用软件实现。段数据的分割，在实施方式1中，处理的是12.5M字节/秒的数据，这个处理量用软件也能实现。
另外，在实施方式1中，示出了逻辑与电路44、一致性检测状态存储电路45、一致性判断存储电路46以电路形式实现的例子，但是并不局限于此，这些也可以用软件处理实现。
如上所述图形存储器43用CPU22的主存储器实现，其他的头一致性检测电路31也可以用软件形式实现。也就是说，实施方式1所说明的头一致性检测电路31的一部分或者全部也可以用软件形式实现。
(实施方式2)
图12表示在本发明的实施方式2的头一致性检测电路的结构图。头一致性检测电路31具备：段头分割电路61、加法电路42、图形存储器63、运算电路64、一致性检测状态存储电路65、一致性判断存储电路46、运算顺序存储电路67。
段头分割电路61，从输入的段上将构成段头的数据每4比特作为部分数据进行分割，并依次输出。段头分割电路61，在输出部分数据的同时，也输出表示该部分数据在段头内位置的部分数据位置信号。
加法电路42，将段头分割电路61输出的部分数据和部分数据的位置信号相加，相加的结果输出到图形存储器63。
在图形存储器63中，在段头各部分数据与可取值的每一个建立对应关系后的地址中，同实施方式1一样，预先由CPU22存储表示该可取值与一致性检测条件一致(“一致”)的参照数据，或者表示该可取值与一致性检测条件不一致(“不一致”)的参照数据。由加法电路42输入的部分数据和部分数据位置信号相加，相加的结果作为图形存储器63的地址，对图形存储器63进行读取，输出表示该部分数据与一致性检测条件是否一致的参照数据。
一致性检测状态存储电路65，能够存储多个字的32比特信息的存储电路，在各个字的各比特中存储着一致性检测处理中的状态。在每个段开始，一致性检测存储电路65被初始化为什么都没存储的状态。然后，每进行一次各字段数据的比较，存储一次运算电路64的运算结果。
在运算顺序存储电路67中，对应于由段头分割电路61分割出的部分数据，在运算电路64中，存储着应该运算的运算种类。对于个部分数据可以给出一种以上的运算种类和运算顺序。
关于某段的段头的所有字段，图形存储器63的参照一结束，一致性判断存储电路46，读出一致性状态存储电路65的存储数据，存储并输出该数据，该数据至少有1比特是表示比较运算“一致”时的“一致”信息，或比较运算“不一致”时的“不一致”信息。
这样，在一致性判断存储电路46存储并输出段头和一致性检测条件之间的一致性判断结果。
下面，对功能和动作进行更具体说明。
段头分割电路61，从构成段头的数据列的先头开始，每4比特作为一部分数据进行分割。例如，从段的先头开始的两个4比特部分数据，对应于表识别子。图13表示各部分数据输出时的部分数据位置信号。
图14表示图形存储器63的地址分配图。图形存储器63是448个字的存储器，如图14所示，地址000～00Fh对应段开始第0～3比特的部分数据的取值0～Fh，地址010～01F对应段开始第4～7比特的部分数据的可取值0～Fh。以下同样，除段的表长度的字段以外各部分数据的可取值对应到地址1BF。在各地址中存储着32比特的参照数据，参照数据的各比特分别对应独立的一致性检测条件。即在实施方式2中可以和32种一致性检测条件进行一致性检测。
在实施方式2中，选择满足下述条件的段。
·表识别子和27h一致
·版本号和15h不一致
·段号在A5h以上
为此，设定图15所示的两种检测条件。
版本号是5比特字段，对应第40～43比特的部分数据的低2比特和第44～47比特的部分数据的高3比特。因此，和版本号＝15h之间的不一致，表示为“(第40～43比特与XX10b(b表示二进制，X表示任意值)之间不一致)或者(第44～47比特与101Xb之间不一致)”。而且，将“段号在A5h以上”这个条件分割为“段号在B0h以上，和A5h～AFh”这两个条件。
基于图15所示的第1及第2一致性检测条件，参照数据以如下方式存放在图形存储器63中。
首先，在图形存储器63地址000h～1BFh上的参照数据，都初始化为表示“不一致”的0。第1一致性检测条件对应图形存储器63的32比特参照数据的比特位置0，第2一致性检测条件对应图形存储器63的32比特参照数据的比特位置1。
关于部分数据第0～3比特，需要检测第1、第2一致性检测条件与2h之间的一致性，因此2h和部分数据第0～3比特所对应的部分数据位置信号000h相加得到地址002h，在地址002h的比特位置0和比特位置1上，存储着表示“一致”的“1”。
关于部分数据第4～7比特，需要检测与7h之间的一致性，因此7h和部分数据第4～7比特所对应的部分数据位置信号010h相加得到地址017h，在地址017h的比特位置0和比特位置1上，存储着表示“一致”的“1”。
关于部分数据第40～43比特，需要检测第1、第2一致性检测条件与XX10b之间的不一致性，因此该值和部分数据第40～43比特所对应的部分数据位置信号060h相加得到地址00000110XX10b，在地址00000110XX10b的比特位置0和比特位置1上，存储着表示“一致”的“1”。
同样，关于部分数据第44～47比特，因为部分数据位置信号为070h，所以在地址00000111101Xb的比特位置0和比特位置1上存储着表示“一致”的“1”。
关于部分数据第48～51比特，在第1一致性检测条件中，在需要Bh以上进行检测。所谓和Bh以上之间的一致性，就是要和Bh～Fh的所有数据一致。因此，这些值，和第48～51比特所对应部分数据位置信号值080h相加得到地址08Bh～08Fh，在地址08Bh～08Fh的比特位置0上，存储表示“一致”的“1”。关于第2一致性检测条件，因为要检测和Ah之间的一致性，在地址080h+Ah＝08Ah的比特位置1上存储“1”。
关于部分数据第52～55比特，在第1一致性检测条件中，可用任意值只要一致就可以，因此在(部分数据位置信号090h)+(任意的4比特数值)＝09Xh地址的比特位置0上，存储着“1”。对第2一致性检测条件来说，5h以上，即需要检测5h～Fh之间的一致性，因此在(部分数据位置信号090h)+(5h～Fh)＝095h～09Fh的比特位置1上，存储“1”。
另一方面，在运算顺序存储电路67中，对各个部分数据，设定着图16所示的运算种类和运算顺序。
在此，假定输入具有图17所示头的段。该段是与图15所示的第1一致性检测条件一致的段。
在段头分割电路61中，从输入段分割出第0～3比特的部分数据＝2h。同时从段头分割电路61输出作为部分数据位置信号的000h。这两个输出数据在加法电路42相加，002h作为地址输入到图形存储器63。
读出存储在图形存储器63的地址002h中的00000003h(只是比特位置0及比特位置1上的表示一致的“1”)，输入到运算电路64。
另一方面，在运算顺序存储电路67中，因为输入了部分数据位置信号000h，所以对运算电路64输入“将图形存储器63的输出写入到一致性检测状态存储电路65的存储位置0”的运算指示。运算电路64，将图形存储器63输出的00000003h写入到存储在一致性检测状态存储电路65的存储位置0中。
接着，在段头分割电路61中，从输入段分割出第4～7比特的部分数据＝7h。同时从段头分割电路61输出作为部分数据位置信号的010h。这两个输出在加法电路42相加，结果017h作为地址输入到图形存储器63。
读出存储在图形存储器63的地址017h中的00000003h(只是比特位置0及比特位置1上的表示一致的“1”)，输入到运算电路64。
另一方面，在运算顺序存储电路67中，因为输入了部分数据位置信号010h，所以对运算电路64输入“将图形存储器63的输出和一致性检测状态存储电路65的存储位置0的内容，按比特进行逻辑与运算，并写入一致性检测状态存储电路65的存储位置0中”的运算指示。运算电路64，将图形存储器63输出的00000003h和存储在一致性检测状态存储电路65的存储位置0上的00000003h，按比特进行逻辑与运算，运算结果00000003h写入一致性检测状态存储电路65的存储位置0中。
这样，从段开始的第0到7比特的表识别子输入时刻，在一致性检测状态存储电路65，存储着表示满足第1、第2一致性检测条件的00000003h。
接着，在段头分割电路61中，从输入段分割出第24～27比特的部分数据＝2h。同时从段头分割电路61输出作为部分数据位置信号的020h。这两个输出数据在加法电路42相加，022h作为地址输入到图形存储器63。
另一方面，在运算顺序存储电路67中，因为输入了部分数据位置信号020h，所以对运算电路64输入“无运算”的运算指示。因此，与图形存储器63的输出数据无关，一致性检测状态存储电路65的存储数据不变，在一致性检测状态存储电路65中，表示与第1及第2一致性检测条件一致的00000003h被存储。这是由于对于表扩展识别子的头4比特的部分数据位置第24～27比特的部分数据，不设置一致性检测条件，即对无论什么样的输入数据，都判断为一致的缘故。
即使对输入段第28～31比特，第32～35比特，第36～39比特的部分数据，在运算电路64，也不进行运算。
接着，在段头分割电路61中，从输入段分割出第40～43比特的部分数据＝3h。版本号中的高2比特(11b)对应第40～43比特的低2比特。同时段头分割电路61输出作为部分数据地址的060h。在加法电路42，将这两个输出相加，063h＝000001100011b作为地址输入到图形存储器63。
读取存储在图形存储器63的地址063h中的00000000h，输入到运算电路64。
另一方面，在运算顺序存储电路67中，因为输入了部分数据位置信号060h，所以对运算电路64输入“对图形存储器63输出按比特进行逻辑非运算，并写入一致性检测状态存储电路65的存储位置1中”的运算指示。运算电路64，将图形存储器63输出的00000000h按比特进行逻辑非运算，将该运算结果FFFFFFFFh，写入一致性检测状态存储电路65的存储位置1中。
接着，在段头分割电路61中，从输入段分割出第44～47比特的部分数据＝111Xb。版本号中的低3比特(111b)对应第44～47比特的高3比特。同时段头分割电路61输出作为部分数据地址的070h。在加法电路42，将这两个输出相加，00000111111Xb作为地址输入到图形存储器63。
读取存储在图形存储器63的地址00000111111Xb上的00000000h，输入到运算电路64。
另一方面，在运算顺序存储电路67中，因为输入了部分数据位置信号070h，所以作为对运算电路64的第1个运算指示“将图形存储器63的输出按比特进行逻辑非运算，并写入一致性检测状态存储电路65的存储位置2中”。运算电路64将图形存储器63的输出00000000h按比特进行逻辑非运算，运算结果FFFFFFFFh写入一致性检测状态存储电路65的存储位置2中。
作为对运算电路64的第2个运算指示“将一致性检测状态存储电路65的存储位置1的值和存储位置2的值，按比特进行逻辑或运算，并写入一致性检测状态存储电路65的存储位置1中”，一致性检测状态存储电路65存储位置1的值FFFFFFFFh和存储位置2的值FFFFFFFFh，按比特进行逻辑或运算，将该运算结果FFFFFFFFh存储在位置1中。
而且，第3个运算指示“将一致性检测状态存储电路65的存储位置0的值和存储位置1的值，按比特进行逻辑与运算，被写入一致性检测状态存储电路65的存储位置0中”，一致性检测状态存储电路65存储位置0的值00000003h和存储位置1的值FFFFFFFFh，按比特进行逻辑与运算，将该运算结果00000003h存储在位置0中。
根据上述运算，在一致性检测状态存储电路65存储位置0上，存储表示与第1一致性检测条件和第2一致性检测条件双方都一致的00000003h。
通过采用上述运算步序，根据以4比特单位的一致性检测和检测结果的逻辑运算，对“版本号与15h不一致”这个5比特单位的检测条件，在“版本号输入为1Fh”的时候，能够检测出一致性。
接着，在段头分割电路61中，从输入段分割出第48～51比特(段号的高4比特)的部分数据＝Dh。同时从段头分割电路61输出作为部分数据地址的080h。在加法电路42，将这两个输出相加，08Dh作为地址输入到图形存储器63。
读取存储在图形存储器63的地址08Dh上的00000001h(只是比特位置0的存储值，表示一致的“1”)，输入到运算电路64。
另一方面，在运算顺序存储电路67中，因为输入了部分数据位置信号080h，所以对运算电路64输入“将图形存储器63的输出和一致性检测状态存储电路65存储位置0的内容，按比特进行逻辑与运算，并写入一致性检测状态存储电路65的存储位置0中”的运算指示。运算电路64，将图形存储器63输出的00000001h和存储在一致性检测状态存储电路65的存储位置0上的00000003h，按比特进行逻辑与运算，运算结果00000001h写入一致性检测状态存储电路65的存储位置0。
在一致性检测状态存储电路65中，存储着表示与第1一致性检测条件一致的00000001h。
接着，在段头分割电路61中，从输入段分割出第52～55比特(段号的低4比特)的部分数据＝0h。同时从段头分割电路61输出作为部分数据位置信号的090h。在加法电路42，将这两个输出相加，090h作为地址输入到图形存储器63。
读取存储在图形存储器63的地址090h上的00000001h(只是比特位置0的存储值，表示一致的“1”)，输入到运算电路64。
另一方面，在运算顺序存储电路67中，因为输入了部分数据位置信号090h，所以对运算电路64输入“将图形存储器63的输出和一致性检测状态存储电路65存储位置0的内容，按比特进行逻辑与运算，并写入一致性检测状态存储电路65的存储位置0中”的运算指示。运算电路64，将图形存储器63输出的00000001h和存储在一致性检测状态存储电路65的存储位置0上的00000001h，按比特进行逻辑与运算，运算结果00000001h写入一致性检测状态存储电路65的存储位置0。
在一致性检测状态存储电路65中，存储着表示与第1一致性检测条件一致的00000001h。
然后，在段头分割电路61中，从输入段依次分割出第56～59比特的部分数据(最后段号的高4比特)＝8h和第60～63比特的部分数据(最后段号的低4比特)＝0h。作为这些部分数据的部分数据位置信号0A0h、0B0h，输入运算顺序存储电路67，但是在运算顺序存储电路67中，0A0h以后的运算指示全是“无运算”，因此这个时刻的一致性检测状态存储电路65的状态，一直到段头的最后数据输入之前不变化。
在段头分割电路61中，分割出输入段的第124～127比特，作为部分数据位置信号的B0h，输入到一致性判断存储电路46，该输入段和一致性检测条件的一致性检测完毕，在一致性检测状态存储电路65的存储位置0上存储着的00000001h，输入到一致性判断存储电路46中。
在一致性判断存储电路46中，因为输入的不是0，所以可判断为：输入段数据与第1一致性判断条件一致，并输出作为一致性判断结果的“一致”信息。
这样，输入段判断为与一致性判断条件一致，从一致性判断存储电路46输出“一致”信息，从头一致检测电路46输出“一致”信息。
接下来，假定输入具有图18所示的头的段。该段是满足图15所示的第2一致性检测条件的段。
表识别子、表扩展识别子、版本号、最后段号与图17的输入段相同，省略其说明。
在段头分割电路61中，从输入段分割出第48～51比特(段号的高4比特)的部分数据＝Ah。同时从段头分割电路61输出作为部分数据位置信号的080h。这两个输出在加法电路42相加，相加结果08Ah作为地址输入到图形存储器63。
从图形存储器63中读取存储在地址08Ah上的00000002h(只是在比特位置1上表示一致的“1”)输入到运算电路64。
另一方面，在运算顺序存储电路67中，因为输入了部分数据位置信号080h，所以对运算电路64输入“将图形存储器63的输出和一致性检测状态存储电路65存储位置0的内容，按比特进行逻辑与运算，并写入一致性检测状态存储电路65的存储位置0中”的运算指示。运算电路64，将图形存储器63输出的00000002h和存储在一致性检测状态存储电路65的存储位置0上的00000003h，按比特进行逻辑与运算，运算结果00000002h写入一致性检测状态存储电路65的存储位置0中。
在一致性检测状态存储电路65中，存储着满足第2一致性检测条件的00000002h。
接着，在段头分割电路61中，从输入段分割出第52～55比特(段号的低4比特)的部分数据＝6h。同时从段头分割电路61输出作为部分数据位置信号的090h。这两个输出在加法电路42相加，相加结果096h作为地址输入到图形存储器63。
从图形存储器63中读取存储在地址096h上的00000002h(只是在比特位置1上表示一致的“1”)，输入到运算电路64。
另一方面，在运算顺序存储电路67中，因为输入了部分数据位置信号090h，所以对运算电路64输入“将图形存储器63的输出和一致性检测状态存储电路65存储位置0的内容，按比特进行逻辑与运算，并写入一致性检测状态存储电路65的存储位置0中”的运算指示。运算电路64，将图形存储器63输出的00000002h和存储在一致性检测状态存储电路65的存储位置0上的00000003h，按比特进行逻辑与运算，运算结果00000002h写入一致性检测状态存储电路65的存储位置0。
在一致性检测状态存储电路65中，存储着满足第2一致性检测条件的00000002h。
如果第52～55比特(段号的低4比特)的部分数据是5h以上，那么因为从图形存储器63读出00000002h，段号高4比特是A，段号低4比特是5h以上，即段号在A5h以上，AFh以下，能够检测满足检测条件。
这样，图18所示的段能够满足第2一致性检测条件。
在第2一致性检测条件中，段号在A5h～AFh范围内和条件一致，在第1一致性检测条件中，段号在B0h以上能够检测与条件一致，因此输入段的段号如果是A5h以上，与第1或者第2一致性检测条件的哪一个都能够检测为一致。
如以上所述，根据实施方式2的段数据选择电路25，段头的检测条件可以设定到32种，段头与其中某一条件一致时，能够选择输出具有该段头的段。
将段头分割为4比特单位的部分数据，对于各个部分数据只需对图形存储器63进行一次读取，就可完成和一致性检测条件的比较，因此能够缩小头一致性检测电路31所需的存储器的存取频带宽度。
例如，以12.5M/秒输入的段，对于32种选择条件，进行选择时，以最大值运算，只需要12.5M/秒×2×32比特＝100M字节/秒的存储器的存取带宽。使用以往的技术所需800M字节/秒相比，可以大幅度的降低性能要求。
另外，对于所有的数据值，将表示与一致性检测条件一致/不一致的参照数据，预先存储在图形存储器3，同时在每个部分数据位置，能够指定出参照数据和一致性检测状态的运算指示，不但检测和条件数据间的一致性，而且，能够实现不一致检测、大小比较、抑止段数据的一部分比较等，能够设定非常灵活的检测条件。
而且，将作为比较对象的输入段，以4比特单位，分割成部分数据，这与实施方式1相比，将检测条件扩展为从段头开始的第16个字节的两倍，不仅如此，图形存储器的容量被从1314个字削减到448个字。
另外，在实施方式2中，图形存储器63中可以设定32种一致性检测条件，而且并不局限于此，根据一致性检测条件的数目，通过该在图形存储器63、运算电路64、一致性检测状态存储电路65、一致性判断存储电路46中所涉及的比特数，可以实现对任意条件数目操作。
实施方式2的头一致性检测电路31，虽然说明了对段数据的从先头到第16字节为止的字段，进行一致性检测的情况，一致性检测对象的字段并不限定于此，可以对任意大小的数据进行一致性检测。
另外，实施方式2的一致性判断存储电路46，只将是否一致的结果作为一致性判断结果输出，但是表示一致性检测条件的一致性检测状态存储电路65的输入也可以附加在其中，还可以输出该信息。这样，在段数据选择电路25中，不仅判断满足一致性检测条件的段数据可否输出，而且还可以输出检测一致性的条件的信息。
另外，在实施方式2的运算顺序存储电路67的说明中记录的运算内容并不局限于此。
而且，在实施方式2中，图形存储器63作为头一致性检测电路31的内置存储器进行说明，并不局限于此，也可以与CPU22的主存储器共用，也可设置在头一致性检测电路31的外部。如上所述，以12.5M字节/秒输入的段，对32种条件，进行选择时，占用100M字节/秒的存储器读写带宽。CPU22的主存储器一般具有数百M字节/秒的读写带宽，这样的读写带宽中，将100M字节/秒用于头一致性检测电路31是可以实现的。作为图形存储器63的实现方法，在进行一致性检测对象的字段数目和一致性检测条件增加的时候，使用外置的大容量存储器方式，对于图形存储器63容量的增加是很容易实现的。
而且，在实施方式2中，虽然说明了采用电路实现段头分割、或部分数据与部分数据位置信号相加作为输入图形存储器的地址的方法，但是并不局限于此，从段数据分割出部分数据、部分数据位置的计数、作为部分数据位置信号所表示的部分数据位置信息与部分数据相加，这些处理的全部或者一部分都可以用软件实现。从段头分割出部分数据，在实施方式2中，处理的是12.5M字节/秒的数据，这是用软件也可以实现的处理量。
另外，在实施方式2中，将运算顺序存储电路67、运算电路64、一致性检测状态存储电路65、一致性判断存储电路66用电路形式实现进行了说明，但是并不局限于此，也可以用软件处理来实现。
如上所述，将图形存储器63用CPU22的主存储器实现，其他的头一致性检测电路31的处理也能用软件实现。也就是说，在实施方式2中说明的头一致性检测电路31的一部分或者全部，都可以用软件实现。
(实施方式3)
图19表示在本发明的实施方式3中的头一致性检测电路结构图。头一致性检测电路31具备：段头分割电路61、加法电路42、图形存储器63、运算电路64、一致性检测状态存储电路65、一致性判断存储电路46、屏蔽条件存储器68，取反条件存储器69。
段头分割电路61，将构成段头的表识别子、表扩展识别子、版本号、当前的下一指示、段号、最后段号等各字段分割并输出。这时各字段数据的长度大于给定数据长度的话，各字段重新以每4比特作为部分数据分割并依次输出。段头分割电路61，在输出部分数据的同时，也输出表示该部分数据在段头内位置的部分数据位置信号。另外，在本实施方式中，各字段以每4比特为部分数据分割的，但是分割数据长度并不是局限于4比特。
加法电路42，将段头分割电路61输出的部分数据和部分数据位置信号相加，相加的结果输入到图形存储器63。
在图形存储器63中，在各段头的各部分数据与各个可取值建立对应关系的地址中，同实施方式1一样，预先由CPU22存储表示上述可取值满足一致性检测条件(“一致”)的参照数据，或者表示该可取值不满足一致性检测条件(“不一致”)的参照数据。从加法电路42输入的部分数据和部分数据位置信号的相加结果作为图形存储器63的地址，对图形存储器63进行读取，从而输出表示该部分数据是否满足一致性检测条件参照数据。
一致性检测状态存储电路65，能够存储多个字的32比特信息的存储电路，在各个字的各比特中存储着一致性检测处理中的状态。在每个段开始，一致性检测存储电路65被初始化为什么都没存储的状态。然后，每进行一次各字段数据的比较，存储一次运算电路64的运算结果。
运算电路64，输入来自图形存储器63的参照数据，同时读取一致性检测状态存储电路65的存储内容，这些数据和屏蔽条件存储器68和取反条件存储器69的存储内容输出的数据进行比特运算，其运算结果输出到一致性检测状态存储电路65。
屏蔽条件存储器68，对应在段头分割电路61分割出的部分数据，能够存储屏蔽一致性检测的条件，各比特分别对应独立的一致性检测条件。
取反条件存储器69，对应在段头分割电路61分割出的部分数据，能够存储着对一致性检测结果取反的条件，各比特分别对应独立的一致性检测条件。
关于某段的段头的所有字段，图形存储器63的参照一结束，一致性判断存储电路46，读出一致性状态存储器电路65的存储数据，存储并输出该数据，该数据至少有1比特是表示“一致”时，存储并输出“一致”信息，或“不一致”时存储并输出“不一致”信息。这样，在一致性判断存储电路46存储并输出段头和一致性检测条件之间的一致性判断结果。
对功能和动作进行更具体说明。
段头分割电路61，将构成段头的数据列的先头开始的表识别子等各字段作为部分数据分割，而且各字段数据的长度大于4比特的话，各字段重新以每4比特作为部分数据进行分割并依次输出。例如，从段的先头开始的两个4比特部分数据，对应表识别子。
图20表示图形存储器63的地址分配图。图形存储器63是448个字的存储器，如图20所示，地址000～00Fh对应段开始第0～3比特的部分数据的可取值0～Fh，地址010～01F对应段开始第4～7比特的部分数据的可取值0～Fh。以下同样，除段的表长度的字段以外的各部分数据的可取值对应到地址1BF。在各地址中存储着32比特的参照数据，参照数据的各比特分别对应独立的一致性检测条件。即在实施方式3中可以和32种一致性检测条件进行一致性检测。
图21表示屏蔽条件存储器68的地址分配图。如图21所示，在地址00h中，存放着从段开始第0～3比特的部分数据所对应的屏蔽条件；在地址01h中，存放着从段开始第4～7比特的部分数据所对应的屏蔽条件。以下同样，除段的表长度的字段以外的各部分数据的屏蔽条件存放到地址1Dh为止。在各地址中存储着32比特的屏蔽条件，屏蔽条件的各比特分别对应独立的一致性检测条件。即在实施方式3中，对于32种一致性检测条件，可分别独立地设置屏蔽条件。
图22表示取反条件存储器69的地址分配图。如图22所示，在地址00h中，存放着从段开始第0～3比特的部分数据所对应的取反条件；在地址01h中，存放着从段开始第4～7比特的部分数据所对应的取反条件。以下同样，除段的表长度的字段以外的各部分数据的取反条件存放到地址1Dh为止。在各地址中存储着32比特的取反条件，取反条件的各比特分别对应独立的一致性检测条件。即在实施方式3中，对于32种一致性检测条件，分别独立地设置取反条件。
在实施方式3中，考察与下述条件一致的段作为第1一致性选择条件进行设定并选择的情况。
·表识别子和27h一致
·版本号高4比特和2h不一致(一致结果取反)
·段号高4比特屏蔽(不进行一致性检测)
基于上述条件的参照数据以如下方式存放在图形存储器63中。
首先，图形存储器63，所有都初始化为表示“不一致”的0。另外，屏蔽条件存储器68所有都初始化为表示“不屏蔽”的0。而且，取反条件存储器69所有都初始化为表示“结果不取反”的0。
第1一致性检测条件，假定对应图形存储器63的参照数据的比特位置0。表识别子对应第0～3比特的部分数据。关于部分数据第0～3比特，在第1一致性检测条件中，因为需要检测与2h之间的一致性，所以2h和部分数据第0～3比特对应的部分数据位置信号000h相加，在得到的地址002h的比特位置0上，存储表示“一致”的“1”。
关于部分数据第4～7比特，因为需要检测与7h之间的一致性，所以7h和部分数据第4～7比特对应的部分数据位置信号010h相加，在得到的地址017h的比特位置0上，存储着表示“一致”的1。
关于版本号高4比特，对应于第40～43比特的部分数据。因此，与版本号高4比特＝2h之间的不一致，在图形存储器63地址41h上的第1一致性检测条件所对应的比特位置0上，存储表示“一致”的“1”，在取反条件存储器69的地址06h上第1一致性检测条件所对应的比特位置0上，存储着表示“取反”的“1”。
段号高4比特，对应着第48～51比特的部分数据。因此，屏蔽段号高4比特时，在屏蔽条件存储器68地址09h上的第1一致性检测条件所对应的比特位置0上，存储表示“取反”的“1”。这时，对于图形存储器63第48～51比特的部分数据所对应地址上的第1一致性检测条件所对应的比特位置0中的数据，与一致性检测条件无关。
假定输入具有下式字段数据的段数据。
·表识别子为27h
·版本号高4比特为3h
·段号高4比特为1h
在段头分割电路61中，从输入段分割出第0～3比特的部分数据＝2h。同时，从段头分割电路61，输出作为部分数据位置信号的00h。这两个输出数据在加法电路42相加，结果002h作为地址输入到图形存储器63。读出存储在图形存储器63的地址002h中的00000001h(只是比特位置0上表示一致的“1”)，输入到运算电路64。
另一方面，在屏蔽条件存储器68中，因为输入了部分数据位置信号00h，所以对运算电路64输入“图形存储器63的输出不屏蔽”的运算指示。另外，在取反条件存储器69中，因为输入了部分数据位置信号00h，所以对运算电路64输入“图形存储器63的输出不取反”的运算指示。
运算电路64，将图形存储器63的输出00000001h和屏蔽条件存储器68输出的00000000h和取反条件存储器69输出的00000000h，进行比特运算，将运算结果00000001h存储在一致性检测状态存储电路65中。
接下来，在段头分割电路61中，从输入段分割出第4～7比特的部分数据＝7h。同时，从段头分割电路61，输出作为部分数据位置信号的01h。这两个输出数据，在加法电路42相加，结果017h作为地址输入到图形存储器63。读出存储在图形存储器63的地址017h中的00000001h(只是比特位置0上表示一致的“1”)，输入到运算电路64。
另一方面，在屏蔽条件存储器68中，因为输入了部分数据位置信号01h，所以对运算电路64输入“图形存储器63的输出不屏蔽”的运算指示。另外，在取反条件存储器69中，因为输入了部分数据位置信号01h，所以对运算电路64输入“图形存储器63的输出不取反”的运算指示。
运算电路64，将图形存储器63的输出00000001h和屏蔽条件存储器68输出的00000000h和取反条件存储器69输出的00000000h，进行比特运算，将运算结果00000001h存储在一致性检测状态存储电路65中。
这样，段开始的第0到7比特的表识别子输入的时刻，在一致性检测状态存储电路65中，存储表示与第1一致性检测条件一致的00000001h。
接下来，在段头分割电路61中，从输入段分割出第40～43比特的部分数据＝3h。同时，从段头分割电路61，输出作为部分数据位置信号的06h。这两个输出数据，在加法电路42相加，结果063h作为地址输入到图形存储器63。
另一方面，在屏蔽条件存储器68中，因为输入了部分数据位置信号06h，所以对运算电路64输入“图形存储器63的输出不屏蔽”的运算指示。另外，在取反条件存储器69中，因为输入了部分数据位置信号06h，所以对运算电路64输入“图形存储器63的输出取反”的运算指示。
运算电路64，将图形存储器63的输出00000000h和屏蔽条件存储器68的输出00000000h和取反条件存储器69的输出00000001h，进行比特运算，运算结果00000001h和一致性检测状态存储电路65的输出进行逻辑与运算，逻辑与运算的结果重新存储在一致性检测状态存储电路65中。
接下来，在段头分割电路61中，从输入段分割出第48～51比特的部分数据＝1h。同时，从段头分割电路61，输出作为部分数据位置信号的08h。这两个输出数据，在加法电路42相加，结果081h作为地址输入到图形存储器63。
另一方面，在屏蔽条件存储器68中，因为输入了部分数据位置信号08h，所以对运算电路64输入“图形存储器63的输出屏蔽”的运算指示。另外，在取反条件存储器69中，因为输入了部分数据位置信号08h，所以对运算电路64输入“图形存储器63的输出不取反”的运算指示。
运算电路64，将图形存储器63的输出00000000h和屏蔽条件存储器68的输出00000001h和取反条件存储器69的输出00000000h，进行比特运算，运算结果00000001h和一致性检测状态存储电路65的输出进行逻辑与运算，逻辑与运算的结果重新存储在一致性检测状态存储电路65中。
如此，输入段数据和一致性检测条件顺序地进行一致性检测，在输入的部分数据所有的一致性检测完毕的时刻，在一致性检测状态存储电路65中存储的00000001h，被输入到一致判断存储电路46。因为在一致判断存储电路46，输入的不是0，所以判断为输入段数据满足一致性检测条件，作为一致性判断结果输出“一致”。
如以上所述，根据实施方式3的段数据选择电路25，与段头的一致性检测条件可以设定到32种，段头与其中某一条件一致时，能够选择输出具有该段头的段。
将段头分割为表识别子、表扩展识别子、版本号、当前的下一指示、段号、最后段号的各字段，而且，各字段的长度大于4比特时，各字段重新以每4比特为部分数据进行分割，对各部分数据，设定取反及屏蔽条件，与实施方式2相比，能够实现在更小的范围，以灵活的比较条件，进行必要的数据选择。
而且，对应各个部分数据只需对图形存储器63进行一次读取，就可完成和一致性检测条件的比较，因此与以往技术相比，能够大幅度的降低头一致性检测电路31所需存储器的读写带宽。
另外，在实施方式3中，在图形存储器可以设定32种一致性检测条件，但并不局限于此，根据一致性检测条件的数目，通过改变在图形存储器63、运算电路64、屏蔽条件存储器68、取反条件存储器69、一致性检测状态存储电路65、一致性判断存储电路46中所涉及的比特数，可以实现对任意条件数目的操作。
另外，实施方式3的头一致性检测电路31，对从段数据的开始到第16个字的字段，作为一致性检测的对象进行说明。但是一致性检测对象字段并不局限于此，可以对任意大小的数据进行一致性检测。
另外，在实施方式3中，图形存储器63、屏蔽条件存储器68、取反条件存储器69用各自的存储器构成，这些也可以使用同一存储器的不同区域。无论哪一个，都是作为在头一致性检测电路31中内置的存储器，进行说明的，但并不局限于此，也可以与CPU22的主存储器共用，或安置在头一致性检测电路31的外部。
另外，在实施方式3中，将运算电路64、一致性检测状态存储电路65、一致性判断存储电路66用电路形式实现进行了说明，但是并不局限于此，也可以用软件处理来实现。
如上所述，将图形存储器63、屏蔽条件存储器68、取反条件存储器69用CPU22的主存储器实现，也能用软件实现其他的头一致性检测电路31的处理。也就是说，在实施方式3中所说明的头一致性检测电路31的一部分或者全部，都可以用软件实现。