在非易失性存储器器件内将以二进制格式存储的数据折叠为多状态格式.pdf

1、(10)申请公布号 CN 102460584 A (43)申请公布日 2012.05.16 CN 102460584 A *CN102460584A* (21)申请号 201080024547.5 (22)申请日 2010.05.11 12/478,997 2009.06.05 US 12/635,449 2009.12.10 US G11C 11/56(2006.01) G11C 16/10(2006.01) (71)申请人 桑迪士克科技股份有限公司 地址 美国得克萨斯州 (72)发明人 李艳 C.Q. 特林 B. 刘 A.K-T. 马克 王琪铭 E.J. 塔姆 K-H. 金 (74)专利代

2、理机构 北京市柳沈律师事务所 11105 代理人 黄小临 (54) 发明名称 在非易失性存储器器件内将以二进制格式存 储的数据折叠为多状态格式 (57) 摘要 描述了在多状态非易失性存储器中读和写数 据的技术。 数据以二进制格式被写入存储器中， 被 读入到存储器上的数据寄存器中， 且在寄存器内 被折叠， 然后以多状态格式被写回到存储器 中。 在折叠操作中， 来自单个字线的二进制数据被 折叠为多状态格式， 且当以多状态形式重写时仅 被写到另一字线的一部分中。还描述了其中数据 被展开的对应的读技术。该技术还允许在控 制器上用纠错码 (ECC) 编码数据， 该控制器考虑 到其在将数据传输到存储器以便

3、以二进制形式写 之前的最终多状态存储。还给出了允许这种折 叠操作的寄存器结构。一组实施例包括本地内 部数据总线， 其允许在不同读 / 写堆叠的寄存器 之间传输数据， 其中， 该内部总线可以用在内部数 据折叠处理中。 (30)优先权数据 (85)PCT申请进入国家阶段日 2011.12.05 (86)PCT申请的申请数据 PCT/US2010/034378 2010.05.11 (87)PCT申请的公布数据 WO2010/141189 EN 2010.12.09 (51)Int.Cl. 权利要求书 4 页 说明书 19 页 附图 23 页 (19)中华人民共和国国家知识产权局 (12)发明专利申

4、请 权利要求书 4 页 说明书 19 页 附图 23 页 1/4 页 2 1. 一种操作非易失性存储器系统的方法， 该非易失性存储器系统包括非易失性存储器 电路， 该非易失性存储器电路具有沿多个字线和多个位线形成的非易失性存储器单元的阵 列， 所述位线形成每个可连接到对应的数据寄存器集的多个子集， 所述方法包括 ： 以二进制格式沿着第一字线向第一多个存储器单元写数据， 所述第一多个存储器单元 沿着对应的第一多个位线形成 ； 将来自该第一多个存储器单元的数据读入到与第一多个位线对应的寄存器集中 ； 在所述寄存器集内重新布置来自该第一多个存储器单元的数据， 由此将数据布置到与 第二多个位线对应的寄

5、存器集中， 该第二多个位线少于该第一多个位线 ； 以及 随后以多状态格式将来自与该第二多个位线对应的寄存器的重新布置的数据写到沿 第二字线的并沿着第二位线集形成的第二多个存储器单元中。 2. 根据权利要求 1 的方法， 其中， 所述多状态格式是每单元 N 位的格式， N 是大于一的 整数， 且该第一多个位线的数量是该第二多个位线的数量的 N 倍。 3. 根据权利要求 2 的方法， 还包括 ： 在沿着第一字线写进一步的数据之后， 且在沿着第二字线写重新布置的数据之前 ： 以二进制格式将另外的数据写到字线中的 (N-1) 个另外的字线中， 将来自字线中的所述 (N-1) 个另外的字线的进一步的数据

6、读入到所述寄存器集中， 以 及 在所述寄存器集内重新布置该进一步的数据， 其中， 沿着第二字线写重新布置的数据还包括同时沿该第二字线写重新布置的进一步 的数据。 4. 根据权利要求 1 的方法， 其中， 所述存储器阵列由多个各自可擦除的块形成， 以及该 第一字线在擦除块的第一个中， 且该第二字线在擦除块的第二个中。 5. 根据权利要求 1 的方法， 其中， 所述非易失性存储器系统还包括控制器电路， 所述方 法还包括 ： 在沿着第一字线写数据之前， 将数据从控制器电路传输到存储器电路。 6. 一种非易失性存储器电路， 包括 ： 存储器阵列， 具有沿着多个字线和多个位线形成的多个非易失性存储器单元

7、 ； 读和写电路， 可连接到所述存储器阵列 ； 以及 输入 / 输出数据总线， 可连接到所述读和写电路， 用于向和从所述存储器阵列传输数 据， 其中， 所述读和写电路包括 ： 多个读 / 写堆叠， 每个可连接到相应的位线的子集， 且每个堆叠具有 ： 感测放大器， 可连接到位线中的对应子集 ； 堆叠总线 ； 数据锁存器集， 连接到所述总线 ； 堆叠处理电路， 连接到所述堆叠总线， 用于控制在数据锁存器和感测放大器之间的沿 堆叠总线的数据传输 ； 以及 输入 / 输出模块， 连接到输入 / 输出总线和堆叠总线以在其之间传输数据 ； 以及 本地内部数据总线， 连接在多个读 / 写堆叠的子集的堆叠总线

8、之间， 由此可以在多个 读 / 写堆叠的子集中的不同子集的数据锁存器之间传输数据。 权 利 要 求 书 CN 102460584 A 2 2/4 页 3 7. 根据权利要求 6 的非易失性存储器电路， 其中， 所述读和写电路可连接到所述存储 器阵列以对其进行多状态编程操作。 8. 根据权利要求 7 的非易失性存储器电路， 其中， 所述多状态格式是每单元 N 位的格 式， 且所述子集中的读 / 写堆叠的数量是 N。 9. 根据权利要求 7 的非易失性存储器电路， 其中， 所述读和写电路可连接到所述存储 器阵列以对其进行二进制读操作。 10. 根据权利要求 9 的非易失性存储器电路， 其中， 所述

9、存储器阵列包括以多状态格式 存储数据的一个或多个块和以二进制格式存储数据的一个或多个块。 11. 根据权利要求 9 的非易失性存储器电路， 其中， 每个读 / 写堆叠的数据寄存器集包 括 ： 第一寄存器， 可连接以接收感测放大器的输出， 以接收并保存来自 N 个或更多位线的 在第一字线上的二进制感测操作的输出， N 是大于一的整数 ； 以及 N 个第二寄存器， 可连接到所述第一寄存器， 用于在其之间传输内容。 12. 根据权利要求 11 的非易失性存储器电路， 其中， 所述堆叠总线和所述内部数据总 线具有 L 字节的宽度， 其中 L 是正整数。 13. 根据权利要求 11 的非易失性存储器电路

10、， 其中， 所述感测放大器和堆叠处理电路 包括数据锁存器。 14. 一种操作非易失性存储器系统的方法， 该非易失性存储器系统包括非易失性存储 器电路， 该非易失性存储器电路具有沿多个字线和多个位线形成的非易失性存储器单元的 阵列， 所述位线形成每个可连接到对应的数据寄存器集的多个子集， 所述方法包括 ： 沿第一字线从第一多个存储器单元读取以每单元 N 位的格式存储的数据， 其中， N 大于 1， 且所述第一多个存储器单元是沿着对应的第一多个位线形成的 ； 将从第一多个存储器单元的每个读取的每单元 N 位的数据存储到与该第一多个位线 对应的寄存器集中的第一寄存器中 ； 在相同寄存器集内的 N 个

11、其他寄存器中重新布置来自每个第一寄存器的数据 ； 以及 按在存储器上存储数据之前在存储器上接收数据的顺序， 从与该第一多个位线对应的 寄存器集中的 N 个其他寄存器传输出数据。 15. 根据权利要求 14 的方法， 其中， 所述非易失性存储器系统还包括控制器电路， 且其 中， 传输出数据包括从存储器电路向控制器电路传输数据。 16. 根据权利要求 14 的方法， 其中， 所述非易失性存储器系统还包括控制器电路， 且其 中， 所述方法还包括在读取数据之前 ： 按所述顺序， 从控制器电路向存储器电路传输数据 ； 以及 将数据存储在所述存储器电路上。 17. 根据权利要求 16 的方法， 其中所述存

12、储包括 ： 以二进制格式将数据存储在存储器电路上 ； 以及 随后在第一多个存储器单元中以每单元 N 位的格式存储数据。 18. 根据权利要求 14 的方法， 其中， 所述第一多个存储器单元对应于物理页的第 1/N， 且数据对应于逻辑页。 19. 一种操作非易失性存储器系统的方法， 该非易失性存储器系统包括控制器电路和 权 利 要 求 书 CN 102460584 A 3 3/4 页 4 非易失性存储器电路， 该非易失性存储器电路具有沿多个字线和多个位线形成的非易失性 存储器单元的阵列， 所述方法包括 ： 在所述控制器处接收数据 ； 在所述控制器内生成数据的对应纠错码 ； 将该数据和该对应纠错码

13、输出到所述存储器 ； 以二进制格式， 沿第一字线写该数据和该对应纠错码 ； 在该存储器内， 随后以多状态格式沿第二字线重写该数据和该对应纠错码， 其中， 所述 对应纠错码依赖于如何将数据布置为多状态格式而生成。 20. 根据权利要求 19 的方法， 其中， 所述存储器阵列由多个各自可擦除的块形成， 以及 第一字线在擦除块的第一个中， 且第二字线在擦除块的第二个中。 21. 根据权利要求 19 的方法， 其中， 所述多状态格式是每单元 N 位的格式， N 是大于 1 的整数， 所述方法还包括 ： 在沿着第一字线写数据和对应纠错码之后， 且在沿着第二字线重 写数据和对应纠错码之前 ： 以二进制格式

14、， 沿字线中的 (N-1) 个另外的字线写进一步的数 据和对应纠错码， 其中， 所述重写包括以多状态格式沿第二字线同时重写该进一步的数据和该进一步的 数据的对应纠错码， 所述进一步的数据的对应纠错码依赖于如何将该进一步的数据布置为 多状态格式。 22. 一种非易失性存储器电路， 包括 ： 存储器阵列， 具有沿着多个字线和多个位线形成的多个非易失性存储器单元 ； 读电路， 可连接到所述存储器阵列， 包括多个感测放大器， 每个感测放大器可连接到所 述位线中的一个或多个， 以进行二进制读操作 ； 写电路， 可连接到所述存储器阵列， 以进行多状态编程操作 ； 以及 该读电路和该写电路可访问的数据寄存器

15、堆叠， 包括 ： 第一寄存器， 可连接以接收感测放大器的输出， 以接收并保存来自 N 个或更多位线的 在第一字线上的二进制感测操作的输出， N 是大于 1 的整数 ； N 个第二寄存器， 可连接到所述第一寄存器， 用于在其之间传输内容 ； 以及 处理电路， 可连接到第一和第二寄存器， 由此与在第一寄存器中保存的在第一字线上 的 N 个二进制感测操作的输出对应的值每个可以被传输到 N 个第二寄存器中的对应一个， 以用在对第二字线上的单元的每单元 N 位的编程操作中。 23. 根据权利要求 22 的非易失性存储器电路， 其中， 所述第一寄存器可以接收并保存 来自 M 倍的 N 个位线的在第一字线上

16、的二进制感测操作的输出， 且所述处理电路能够将 M 个值传输到每个第二寄存器， 以用在第二字线的沿 M 个位线的 M 个单元的同时的每单元 N 位的编程操作中。 24. 一种操作非易失性存储器系统的方法， 该非易失性存储器系统包括非易失性存储 器电路， 该非易失性存储器电路具有沿多个字线和多个位线形成的非易失性存储器单元的 阵列， 所述位线形成每个可连接到对应的数据寄存器集的多个子集， 所述方法包括 ： 将以二进制格式沿着第一字线存储在沿着 N 多个子集形成的第一多个存储器单元中 的数据读到对应的 N 个数据寄存器集的每个中的第一寄存器中 ； 以及 随后沿本地内部数据总线向该 N 个寄存器集的

17、第一寄存器集中的寄存器中传输来自 权 利 要 求 书 CN 102460584 A 4 4/4 页 5 其他 (N-1) 个寄存器集的第一寄存器的数据。 25. 根据权利要求 24 的方法， 还包括 ： 随后以每单元 N 位的格式沿第二字线， 将来自 N 个数据寄存器集的第一寄存器集的寄 存器的数据写到沿着与该 N 个数据寄存器集的第一寄存器集对应的位线的存储器单元中。 26. 根据权利要求 24 的方法， 其中， 所述存储器阵列由多个各自可擦除的块形成， 以及 该第一字线在擦除块的第一个中， 且该第二字线在擦除块的第二个中。 27. 根据权利要求 24 的方法， 其中， 所述非易失性存储器系

18、统还包括控制器电路， 所述 方法还包括 ： 在沿着第一字线在第一多个存储器单元中写数据之前， 从控制器电路向存储器电路传 输数据。 28. 根据权利要求 27 的方法， 还包括 ： 在从控制器电路向存储器电路传输数据之前 ： 在所述控制器处接收数据 ； 在该控制器内生成该数据的对应纠错码， 其中该对应纠错码依赖于数据在被编程到第 二字线中时如何被布置为多状态格式而生成 ； 以及 其中， 该对应纠错码与该数据同时被传输到存储器并以二进制格式沿第一字线被写。 29. 一种操作非易失性存储器系统的方法， 该非易失性存储器系统包括非易失性存储 器电路， 该非易失性存储器电路具有沿多个字线和多个位线形成

19、的非易失性存储器单元的 阵列， 所述位线形成每个可连接到对应的数据寄存器集的多个子集， 所述方法包括 ： 将以二进制格式沿着N个第一字线存储在沿着子集中的N个子集形成的存储器单元中 的数据读到对应的 N 个数据寄存器集的每个数据寄存器集中的 N 个寄存器中， 其中， N 是大 于 1 的整数 ； 随后使用连接该 N 个数据寄存器集的本地内部数据总线， 在该 N 个数据寄存器集的不 同寄存器集的寄存器之间混洗数据 ； 以及 随后以每单元 N 位的格式， 沿第二字线写来自该 N 个数据寄存器集的混洗的数据。 30. 根据权利要求 29 的方法， 其中， 所述存储器阵列由多个各自可擦除的块形成， 以

20、及 该第一字线在擦除块的第一个中， 且该第二字线在擦除块的第二个中。 31. 根据权利要求 29 的方法， 其中， 所述非易失性存储器系统还包括控制器电路， 所述 方法还包括 ： 在沿着第一字线写数据之前， 从控制器电路向存储器电路传输数据。 32. 根据权利要求 31 的方法， 还包括 ： 在从控制器电路向存储器电路传输数据之前 ： 在所述控制器处接收数据 ； 在该控制器内生成该数据的对应纠错码， 其中该对应纠错码依赖于数据在被编程到第 二字线中时如何被布置为多状态格式而生成 ； 以及 其中， 该对应纠错码与该数据同时被传输到存储器并以二进制格式沿第一字线被写。 权 利 要 求 书 CN 1

21、02460584 A 5 1/19 页 6 在非易失性存储器器件内将以二进制格式存储的数据折叠 为多状态格式 技术领域 0001 本发明通常涉及非易失性半导体存储器， 比如电可擦除可编程只读存储器 (EEPROM) 和快闪 EEPROM， 且具体地涉及用于在这种存储器器件上将数据从二进制格式重 写为多状态格式的技术。 背景技术 0002 能够非易失性地存储电荷的固态存储器、 特别是被封装为小型卡的 EEPROM 和快 闪 EEPROM 形式的固态存储器最近成为各种移动和手持设备、 特别是信息装置和消费电子 产品中的存储选择。 不同于也是固态存储器的RAM(随机存取存储器)， 闪存是非易失性的，

22、 并且即使在切断电源之后仍保持它所存储的数据。尽管成本更高， 但是闪存正被更多地用 于海量存储应用中。 基于诸如硬盘或软盘之类的旋转磁介质的传统海量存储不适合于移动 和手持环境。 这是因为磁盘倾向于体积大， 易出现机械故障， 并且具有高等待时间和高功率 要求。这些不希望的属性使得基于盘的存储在大部分移动和便携式应用中不实用。另一方 面， 嵌入式和可移动卡形式这两种的闪存由于其小尺寸、 低功耗、 高速和高可靠性特征而理 想地适合于移动和手持环境。 0003 EEPROM 和电可编程只读存储器 (EPROM) 是可以被擦除且使得新数据写入或编 程到其存储器单元中的非易失性存储器。在场效应晶体管结构

23、中， 两者利用在源极和漏 极区域之间的、 位于半导体衬底中的沟道区之上的浮置 ( 未连接 ) 导电栅极。然后， 控制栅 极被提供在浮置栅极上。晶体管的阈值电压特性受浮置栅极上保留的电荷量控制。也就是 说， 对于在浮置栅极上的给定水平的电荷， 存在必须在 “导通” 晶体管之前施加到控制栅极 以允许在其源极和漏极区之间导电的相应电压 ( 阈值 )。 0004 浮置栅极可以保持一个范围的电荷， 且因此可以被编程到阈值电压窗内的任何阈 值电压电平。由器件的最小和最大阈值电平来界定 (delimit) 阈值电压窗的尺寸， 该最小 和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。 阈值窗通常取决

24、于存储 器器件的特性、 工作条件和历史。在该窗内的每个不同的可分辨的阈值电压电平范围原则 上可以用于指定单元的明确的存储器状态。 0005 通常通过两种机制之一来将充当存储器单元的晶体管编程到 “已编程” 状态。在 “热电子注入” 中， 施加到漏极的高电压加速了穿过衬底沟道区的电子。同时， 施加到控制栅 极的高电压拉动热电子经过薄栅极电介质到浮置栅极上。在 “隧穿注入” 中， 相对于衬底， 高电压被施加到控制栅极。以此方式， 将电子从衬底拉到中间的 (intervening) 浮置栅极。 0006 可以通过多种机制来擦除存储器器件。 对于EPROM， 可通过紫外线辐射从浮置栅极 移除电荷而大量

25、擦除该存储器。对于 EEPROM， 可通过相对于控制栅极向衬底施加高电压以 便诱导浮置栅极中的电子遂穿过薄氧化物到衬底沟道区(即， Fowler-Nordheim隧穿)而电 擦除存储器单元。通常， EEPROM 可逐字节擦除。对于快闪 EEPROM， 在块可由存储器的 512 字节或更多组成的情况下， 该存储器可一次性电擦除或一次一个或多个块地电擦除。 说 明 书 CN 102460584 A 6 2/19 页 7 0007 非易失性存储器单元的例子 0008 存储器器件通常包括可以被安装在卡上的一个或多个存储器芯片。 每个存储器芯 片包括由诸如解码器和擦除、 写和读电路的外围电路支持的存储器

26、单元的阵列。更复杂的 存储器器件还与进行智能和更高级的存储器操作和接口的控制器一起出现。 存在当今正使 用的许多商业成功的非易失性固态存储器器件。 这些存储器器件可以使用不同类型的存储 器单元， 每个类型具有一个或多个电荷存储元件。 0009 图 1A-1E 示意性地图示非易失性存储器单元的不同例子。 0010 图1A示意性地图示具有用于存储电荷的浮置栅极的EEPROM单元的形式的非易失 性存储器。电可擦除可编程只读存储器 (EEPROM) 具有类似于 EPROM 的结构， 但另外提供了 用于在施加适当的电压时电学地加载和从其浮置栅极移除电荷而不需要暴露于 UV 辐射的 机制。在美国专利 no

27、.5,595,924 中给出这种单元和制造它们的方法的例子。 0011 图 1B 示意性地图示具有选择栅极和控制或操纵栅极两者的快闪 EEPROM 单元。存 储器单元 10 具有在源极 14 和漏极 16 扩散之间的划分沟道 (split-channel) 12。用 串联的两个晶体管 T1 和 T2 有效地形成单元。T1 用作具有浮置栅极 20 和控制栅极 30 的存 储器晶体管。该浮置栅极能够存储可选的电荷量。可以流过沟道的 T1 的部分的电流量取 决于在控制栅极30上的电压和驻留在中间的浮置栅极20上的电荷量。 T2用作具有选择栅 极40的选择晶体管。 当T2通过在选择栅极40处的电压而导

28、通时， 其允许在沟道的T1的部 分中的电流在源极和漏极之间通过。该选择晶体管提供沿源极 - 漏极沟道、 与控制栅极处 的电压无关的开关。一个优点是， 其可以用于截止由于在其浮置栅极处的其电荷消耗 ( 正 的 ) 而在零控制栅极电压处仍然导电的那些单元。另一优点是， 其允许更容易地实现源极 侧注入编程。 0012 划分沟道存储器单元的一个简单的实施例是其中选择栅极和控制栅极连接到相 同字线， 如图 1B 所示的虚线示意性地指示的。这通过具有位于沟道的一部分上的电荷存储 元件 ( 浮置栅极 ) 和位于另一沟道部分以及电荷存储元件上的控制栅极结构 ( 其是字线的 部分)来实现。 这有效地形成具有串联

29、的两个晶体管的单元， 一个(存储器晶体管)具有在 电荷存储元件上的电荷量和控制可以流过其沟道部分的电流量的字线上的电压的组合， 且 另一个(选择晶体管)具有单独用作其栅极的字线。 在美国专利号5,070,032， 5,095,344， 5,315,541， 5,343,063 和 5,661,053 中给出了这种单元、 其在存储器系统中的使用和制造 它们的方法的例子。 0013 图 1B 所示的划分沟道单元的更确切的实施例是当选择栅极和控制栅极是独立的 且不通过它们之间的虚线来连接时。 一个实施方式使单元的阵列中的一列的控制栅极连接 到垂直于字线的控制 ( 或操纵 ) 线。效果是免除字线在读或

30、编程所选单元时同时需要执 行两个功能。那两个功能是 (1) 用作选择晶体管的栅极， 因此需要适当电压导通和截止选 择晶体管， 和 (2) 通过字线和电荷存储元件之间耦合的电场 ( 电容 ) 来驱动电荷存储元件 的电压到期望的电平。通常难以以最佳方式用单个电压进行这两个功能。通过对控制栅极 和选择栅极的分别控制， 字线仅需要执行功能 (1)， 而添加的控制线执行功能 (2)。该能力 允许设计更高性能的编程， 其中， 使编程电压适应于 (gear) 目标数据。例如， 在美国专利号 5,313,421 和 6,222,762 中描述了在快闪 EEPROM 阵列中的独立控制 ( 或操纵 ) 栅极的使

31、用。 说 明 书 CN 102460584 A 7 3/19 页 8 0014 图 1C 示意性地图示具有双浮置栅极和独立的选择和控制栅极的另一快闪 EEPROM 单元。除了存储器单元 10 有效地具有串联的三个晶体管以外， 存储器单元 10 类似于图 1B 的存储器单元。在这类单元中， 两个存储元件 ( 即， T1- 左和 T1- 右的储存元件 ) 被包括在 源极和漏极扩散之间的其沟道上， 选择晶体管 T1 在它们之间。这些存储器晶体管分别具有 浮置栅极 20 和 20和控制栅极 30 和 30。由选择栅极 40 来控制选择晶体管 T2。在任一 时间， 仅存储器晶体管对中的一个存储器晶体管被

32、访问用于读或写。当存储单元 T1- 左正 被访问时， T2 和 T1- 右两者被导通以允许在沟道的 T1- 左的部分中的电流在源极和漏极之 间通过。类似地， 当存储单元 T1- 右正被访问时， T2 和 T1- 左被导通。通过使得选择栅极 多晶硅的一部分紧密靠近浮置栅极且向选择栅极施加富足的(substantial)正电压(例如 20V) 以便在浮置栅极内存储的电子可以遂穿到选择栅极多晶硅， 来实施擦除。 0015 图 1D 示意性地图示了被组织为 NAND 单元的存储器单元的串。NAND 单元 50 由通 过其源极和漏极菊链链接的一系列存储器晶体管 M1， M2， . 构成。一对选择晶体管

33、S1、 S2 控制存储器晶体管链经由 NAND 单元的源极端 54 和漏极端 56 与外部的连接。在存储器阵 列中， 当导通源极选择晶体管 S1 时， 源极端耦接到源极线。类似地， 当导通漏极选择晶体管 S2 时， NAND 单元的漏极端耦接到存储器阵列的位线。在该链中的每个存储器晶体管具有电 荷存储元件来存储给定量的电荷以便表示意图的存储器状态。 每个存储器晶体管的控制栅 极提供对读和写操作的控制。选择晶体管 S1、 S2 的每个的控制栅极分别经由其源极端 54 和漏极端 56 提供对 NAND 单元的控制访问。 0016 当在 NAND 单元内的被寻址的存储器晶体管在编程期间被读取和验证时

34、， 其控制 栅极被供应了适当的电压。同时， NAND 单元 50 中的剩余未被寻址的存储器晶体管通过在 其控制栅极上施加足够的电压而充分导通。以此方式， 有效地 6 建立从各个的储器晶体管 的源极到 NAND 单元的源极端 54 的导电路径， 且对各个存储器晶体管的漏极到该单元的漏 极端 56 类似。在美国专利 5,570,315， 5,903,495， 6,046,935 中描述了具有这种 NAND 单元 结构的存储器器件。 0017 图 1E 示意性地图示了具有用于存储电荷的电介质层的非易失性存储器。取代先 前描述的导电浮置栅极元件， 使用电介质层。使用电介质存储元件的这种存储器器件已经

35、由Eitan等人的 “NROM ： A Novel Localized Trapping， 2-Bit Nonvolatile Memory Cell” ， IEEE Electron Device Letters， vol.21， no.11， 2000年11月， 543-545页描述。 ONO电介质 层延伸穿过在源极和漏极扩散之间的沟道。 一个数据位的电荷局限在与漏极相邻的电介质 层中， 且另一数据位的电荷被局限在与源极相邻的电介质层中。例如， 美国专利 5,768,192 和 6,011,725 公开了具有夹在两个二氧化硅层之间的俘获电介质 (trapping dielectric) 的

36、非易失性存储器单元。 通过分别读取电介质内的空间上分开的电荷存储区的二进制状态 来实现多状态数据存储。 0018 存储器阵列 0019 存储器器件通常包括以行和列布置且可由字线和位线寻址的存储器单元的二维 阵列。可以根据 NOR 类型或 NAND 类型架构来形成该阵列。 0020 NOR 阵列 0021 图 2 图示了存储器单元的 NOR 阵列的例子。已经通过图 1B 或 1C 所示类型的单元 实现了具有 NOR 类型架构的存储器器件。每行存储器单元通过其源极和漏极以菊链方式连 说 明 书 CN 102460584 A 8 4/19 页 9 接。该设计有时称为虚拟地设计。每个存储器单元 10

37、具有源极 14、 漏极 16、 控制栅极 30 和选择栅极 40。一行中的单元使得其选择栅极连接到字线 42。一列中的单元使得其源极 和漏极分别连接到所选位线 34 和 36。在其中存储器单元使得其控制栅极和选择栅极独立 地被控制的一些实施例中， 操纵线 36 也连接一列中的单元的控制栅极。 0022 利用存储器单元来实现许多快闪 EEPROM 器件， 其中每个存储器单元用连接到一 起的其控制栅极和选择栅极来形成。 在该情况下， 不需要操纵线， 且字线简单地连接沿着每 行的单元的所有控制栅极和选择栅极。在美国专利号 5,172,338 和 5,418,752 中公开了这 些设计的例子。 在这些

38、设计中， 字线主要进行两个功能 ： 行选择和向该行中的所有单元供应 控制栅极电压用于读或编程。 0023 NAND 阵列 0024 图 3 图示了诸如图 1D 所示的存储器单元的 NAND 阵列的例子。沿 NAND 单元的每 列， 位线耦接到每个NAND单元的漏极端56。 沿着NAND单元的每行， 源极线可以连接所有其 源极端 54。而且， 沿一行的 NAND 单元的控制栅极连接到一系列相应的字线。可以通过经由 连接的字线用选择晶体管对的控制栅极上的适当电压来导通该对选择晶体管 ( 见图 1D)， 来寻址整行 NAND 单元。当在 NAND 单元链内的存储器晶体管正被读时， 在该链中的剩余存

39、储器晶体管经由其相关字线而硬导通 (turn on hard)， 以便流过该链的电流主要取决于在 正被读的单元中存储的电荷水平。作为存储器系统的部分的 NAND 架构阵列及其操作的例 子在美国专利号 5,570,315、 5,774,397 和 6,046,935 中找到。 0025 块擦除 0026 电荷存储存储器器件的编程可以仅导致向其电荷存储元件添加更多的电荷。因 此， 在编程操作之前， 必须移除 ( 或擦除 ) 在电荷存储元件中已有的电荷。提供擦除电 路 ( 未示出 ) 来擦除一块或更多块存储器单元。当整个单元阵列、 或该阵列的大量组的 单元一起 ( 即， 在一次快闪中 ) 被电擦除时

40、， 诸如 EEPROM 的非易失性存储器被称为快 闪 EEPROM。一旦被擦除， 则可以重新编程该组单元。一起可擦除的该组单元可以构成一 个或多个可寻址擦除单元。 擦除单元或块通常存储一页或多页数据， 页是编程和读的单位， 虽然可以在单个操作中编程或读多于一页。每页通常存储一个或多个扇区的数据， 扇区的 尺寸由主机系统定义。一个例子是遵循随磁盘驱动器建立的标准的 512 字节用户数据的扇 区加上关于用户数据和 / 或其所存储在的块的开销 (overhead) 信息的一些数量的字节。 0027 读 / 写电路 0028 在通常的两状态 EEPROM 单元中， 建立至少一个电流分界点 (break

41、point) 水平以 便将导电窗划分为两个区域。当通过施加预定的固定电压来读单元时， 通过与分界点水平 (或参考电流IREF)相比较， 其源极/漏极电流被解析为存储器状态。 如果读取的电流高于 分界点水平的电流， 则该单元被确定为处于一个逻辑状态 ( 例如零状态 )。另一方面， 如果该电流小于分界点水平的电流， 则该单元被确定为处于另一逻辑状态 ( 例如一状 态)。 因此， 这种两状态单元存储一位数字信息。 可以外部地编程的参考电流源通常被提供 作为存储器系统的部分， 以生成分界点水平电流。 0029 为了增加存储器容量， 随着半导体技术状态的进步， 快闪 EEPROM 正被制造得越来 越高密

42、度。增加存储容量的另一方法是使得每个存储器单元存储多于两个状态。 0030 对于多状态或多级 EEPROM 存储器单元， 通过多于一个分界点将导电窗划分为多 说 明 书 CN 102460584 A 9 5/19 页 10 于两个区域， 以便每个单元能够存储多于一位的数据。因此给定 EEPROM 阵列可以存储的信 息随着每个单元可以存储的状态的数量而增加。已经在美国专利 No.5,172,338 中描述了 具有多状态或多级存储器单元的 EEPROM 或快闪 EEPROM。 0031 实际上， 通常通过当向控制栅极施加参考电压时感测穿过单元的源极和漏极的导 电电流来读该单元的存储器状态。 因此，

43、 对于单元的浮置栅极上的每个给定的电荷， 可以检 测关于固定参考控制栅极电压的相应导电电流。类似地， 可编程到浮置栅极上的电荷的范 围定义了对应的阈值电压窗或对应的导电电流窗。 0032 或者， 代替检测在划分的电流窗之间的导电电流， 能够在控制栅极处为在测试下 的给定存储器状态设置阈值电压， 并检测导电电流是低于还是高于阈值电流。在一个实施 方式中， 通过检查导电电流经过位线的电容而放电的速率来实现相对于阈值电流对导电电 流的检测。 0033 图 4 图示了对于浮置栅极可以在任何一个时间选择性地存储的四个不同的电荷 Q1-Q4 的源极 - 漏极电流 ID和控制栅极电压 VCG之间的关系。四条

44、实线 ID对 VCG 曲线表示 分别对应于四个可能的存储器状态的、 可以被编程到存储器单元的浮置栅极上的四个可能 的电荷水平。作为例子， 全体 (population) 单元的阈值电压窗可以是从 0.5V 到 3.5V 的范 围。可以通过将阈值窗划分为每个以 0.5V 为间隔的五个区域来界定六个存储器状态。例 如， 如果如所示地使用 2A 的参考电流 IREF， 则用 Q1 编程的单元可以被视为处于存储器状 态 1， 因为其曲线与 IREF在由 VCG 0.5V 和 1.0V 界定的阈值窗的区域中相交。类似地， Q4 处于存储器状态 5。 0034 如可以从上述描述看见的， 使得存储器单元存储

45、的状态越多， 其阈值窗划分得越 精细。这将需要在编程和读操作中的更高的精度以便能够实现需要的分辨率。 0035 美国专利 No.4,357,685 公开了编程 2 状态 EPROM 的方法， 其中当单元被编程到给 定状态时， 其经历连续的编程电压脉冲， 每次向浮置栅极添加增加的电荷。在脉冲之间， 该 单元被读回或验证以相对于分界点水平来确定其源极 - 漏极电流。当已经验证当前状态达 到期望的状态时， 编程停止。所使用的编程脉冲串可以具有增加的周期或幅度。 0036 现有技术编程电路简单地施加编程脉冲来步经 (step through) 从擦除或地状态 起的阈值窗直到到达目标状态。 实际上， 为

46、了允许足够的分辨率， 每个划分或界定的区域将 需要至少大约五个编程步来遍历 (transverse)。该性能对 2 状态存储器单元是可接受的。 但是， 对于多状态单元， 所需步的数量随划分的数量而增加， 因此， 必须增加编程精度或分 辨率。例如， 16 状态单元可能需要平均至少 40 个编程步脉冲来编程到目标状态。 0037 图 5 示意性地图示了具有可由读 / 写电路 170 经由行解码器 130 和列解码器 160 访问的存储器阵列 100 的典型布置的存储器器件。如结合图 2 和 3 所述的， 在存储器阵列 100 中的存储器单元的存储器晶体管可经由一组所选字线和位线来寻址。行解码器 1

47、30 选 择一个或多个字线， 且列解码器 160 选择一个或多个位线， 以便向被寻址的存储器晶体管 的各个栅极施加适当的电压。提供读 / 写电路 170 来读或写 ( 编程 ) 所寻址存储器晶体管 的存储器状态。读 / 写电路 170 包括经由位线可连接到阵列中的存储器元件的大量读 / 写 模块。 0038 图 6A 是单个读 / 写模块 190 的示意方框图。实质上， 在读或验证期间， 感测放大 器确定流过经由所选位线连接的所寻址存储器晶体管的漏极的电流。 该电流取决于在存储 说 明 书 CN 102460584 A 10 6/19 页 11 器晶体管中存储的电荷和其控制栅极电压。例如， 在

48、多状态 EEPROM 单元中， 其浮置栅极可 以被充电到若干不同水平之一。对于 4 水平单元， 可以使用其来存储两位数据。通过水平 到位 (level-to-bits) 转换逻辑来将感测放大器检测的水平转换为要在数据锁存器中存 储的一组数据位。 0039 影响读 / 写性能和准确度的因素 0040 为了改善读和编程性能， 并行读或编程在阵列中的多个电荷存储元件或存储器晶 体管。因此， 存储器元件的逻辑页被一起读或编程。在现有存储器架构中， 一行通常包 含若干交织的页。一页的所有存储器元件将一起被读或编程。列解码器将选择性地将交织 页的每一页连接到对应数量的读 / 写模块。例如， 在一个实施方式

49、中， 设计存储器阵列具有 532 字节的页尺寸 (512 字节加上开销的 20 字节 )。如果每列包含漏极位线且每行存在两 个交织页， 则这总计 8512 列， 其中每页与 4256 列相关。将存在可连接以并行读或写所有偶 数位线或奇数位线的 4256 个传感模块。以此方式， 并行地从存储器元件的页读或向其编程 一页 4256 位 ( 即 532 字节 ) 的数据。形成读 / 写电路 170 的读 / 写模块可以被布置为各 种架构。 0041 参考图 5， 读 / 写电路 170 被组织为读 / 写堆叠 180 的堆 (bank)。每个读 / 写堆 叠 180 是读 / 写模块 190 的堆叠。在存储器阵列中， 列间隔由占据其的一个或两个晶体管 的尺寸来确定。但是， 如可以从图 6A 看出， 读 / 写模块的电路将很可能用多得多的晶体管 和电路元件来实现， 且因此将占用超过许多列的空间。为了服务在所占用的列中的多于一 列， 多个模块在彼此之上堆叠起来。 0042 图 6B 示出由读 / 写模块 190 的堆叠传统地实现的图 5 的读 / 写堆叠。例如， 读 / 写模