一种事件顺序记录测试信号产生系统及其产生方法.pdf

1、(10)申请公布号 CN 104021059 A (43)申请公布日 2014.09.03 C N 1 0 4 0 2 1 0 5 9 A (21)申请号 201410171680.3 (22)申请日 2014.04.26 G06F 11/263(2006.01) (71)申请人广西电网公司电力科学研究院 地址广东省深圳市高新区创新东路1号西 能投资大厦0202房 申请人深圳斯凯达控制技术有限公司 (72)发明人高立克 胥鸣 王继业 张奇 陈德波 梁朔 周杨珺 吴剑豪 祝文姬 吴智丁 (54) 发明名称 一种事件顺序记录测试信号产生系统及其产 生方法 (57) 摘要 一种事件顺序记录测试信号产

2、生系统及其产 生方法，该系统包含CPU、双端口RAM、数字集成 电路CPLD以及高精度晶体振荡器，数字集成电 路CPLD包括地址产生器、指令数据缓冲区和解码 器，其一端连接能访问双端口RAM的地址数据总 线，而另一端连接到接口电路，其中该地址产生器 和指令数据缓冲区读取双端口RAM中的指令，通 过解码器连接到接口电路，CPU通过地址数据总 线访问双端口RAM。通过CPU运行ROM软件，把需 要输出的变为序列编码成指令数据，而把该数据 通过数据集成电路进行解码并发送到计数器和变 位器，完成I/O输出，且过程中不需要最小的时间 间隔，能满足对SOE进行测试的要求，且其精度也 能满足智能变电站报文记

3、录装置的性能要求。 (51)Int.Cl. 权利要求书1页 说明书4页 附图2页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图2页 (10)申请公布号 CN 104021059 A CN 104021059 A 1/1页 2 1.一种事件顺序记录测试信号产生系统，该系统包含CPU、双端口RAM、数字集成电路 CPLD以及高精度晶体振荡器，该CPU通过地址数据总线访问双端口RAM，数字集成电路CPLD 包括地址产生器、指令数据缓冲区和解码器，其一端连接能访问双端口RAM的地址数据总 线，而另一端连接到接口电路，其中该地址产生器产生顺序读取的地址信号

4、，指令数据缓冲 区保持指令数据，并输入解码器，并最终通过解码器连接到接口电路。 2.根据权利要求1所述事件顺序记录测试信号产生系统，其特征在于，该解码器分别 分出多路输出线路，连接到若干信号通道，每个信号通道包含一个计数器和一个变位控制 器，该计数器的时钟采用高精度晶体振荡器的输出时钟。 3.一种事件顺序记录测试信号产生方法，其特征在于，该方法包括以下步骤：CPU运行 ROM中的软件，把要输出的I/O变位序列编码成指令数据，该数据里面包含了时间、通道、变 位信息、结束标志等；CPU把地址数据总线（BUS）写入到双端口RAM中；数字集成电路CPLD 中的地址产生器和指令数据缓冲区，按照“先入先出

5、（FIFO）”的方式读取双口RAM中的指令 数据，并输入到解码器（Decoder）；解码器解析指令数据中包含的时间、通道、变位信息，计 算时间对应的计数器值，把数值赋值到对应通道的计数器；地址产生器累加，读取下一条指 令数据，直到解码器解析到结束标志，这样所有的动作数据已经保存到对应的计数器中；在 CPU控制的I/O信号控制下，所有的计数器开始同时计时，计数器的时钟采用高精度晶体振 荡器输出的高精度时钟；当某一通道的计数器预设时间到达时，该计数器输出变位控制信 号，使得对应的I/O信号发生变位；I/O信号通过接口电路输出DO信号，该信号输入到SOE 系统。 权 利 要 求 书CN 104021

6、059 A 1/4页 3 一种事件顺序记录测试信号产生系统及其产生方法 0001 【技术领域】 本发明涉及电力系统的SOE信号的测试装置，所谓的SOE是指事件顺序记录，该发明涉 及测试装置及测试信号产生的方法。 0002 【背景技术】 SOE即Sequence of Event，SOE系统就是所谓的事件顺序记录系统，在绝大部分的智能 电力设备中，用来记录故障发生的时间和事件的类型的系统。是各种自动控制系统中用于 异常、故障记录的子系统。它记录异常事件发生的时间、首发事件和连锁发生事件的间隔顺 序，是系统故障分析的重要依据。对于SOE系统来说，为了精确的分辨出各个重要信号的先 后，SOE记录必须

7、达到1ms甚至更小的分辨率。很多事故分析表明：SOE系统在经过长时间 运行后可能会出现通道失灵、漏记、错记等现象，在故障分析时就很难确定事故原因，无法 正确判断首发事件点，因此有必要对SOE系统进行测试。 0003 SOE系统的工作原理：按一定的时间间隔（通常为1ms）检测输入通道的接点状态， 一旦发生变位（输入信号发生电平变化），按此间隔时间顺序记录此后发生的其它连锁事 件。 0004 测试SOE就是模拟事件发生的现象，按照精确的时间顺序产生一系列的测试信 号，验证SOE系统对测试信号变化的识别情况。以此来检测SOE系统是否处于正常工作状 态。 0005 现有的测试方案是采用以下方式进行：S

8、OE测试系统根据用户的测试方案，按照 预先的时间间隔，依次产生DO的变位信号输入到SOE系统，然后通过串口网络通信方式 读取SOE系统的记录，判断记录的时间是否精准，顺序是否正确。使用常规的测量工具和仪 器无法对SOE系统进行方便的测量校验，市场上存在专业的SOE测试设备基本上是采用CPU 软件控制的方法产生测试信号，如图2所示：CPU运行ROM中的软件，使用CPU的时钟电路 （CRYSTAL）和内部定时器，开始测试时，根据首次动作的时间延时计算定时器的数值并赋值 给内部定时器，开始计时；当定时器产生中断（定时到达）后，把对应的I/O输出变位，同时 开始下一个动作的计时，直到所有的I/O输出结

9、束。 0006 这种设计的缺点：首先CPU的时钟电路对精度的要求比较低；其次，采用中断的方 式，当定时器发生中断的时候，CPU可能正在处理其他的程序，需要运行完一条完整的指令 后才会响应中断信号，进入中断处理程序后也要先保存中断前的状态以便处理中断完成后 能够继续原来的程序，这就给I/O操作带来不确定的时延；再次，中断处理也要耗费一个最 小时间（取决于CPU的处理速度以及软件的复杂程度），就是说不同I/O的输出之间一定要 有一个“最小时间间隔”要求，因此如果需要测试的是小时间间隔事件时，该方式就基本上 无能为力了。 0007 以上所描述的采用专业软件运行程序对SOE系统进行测试的方式，总的来说

10、，从 设计功能上而言能够满足对SOE进行测试的要求，但其I/O输出的存在一个最小间隔时间， 一般大于100s。这一精度虽能对常规变电站的自动化装置的SOE性能（要求精度1ms） 进行测试，但不能满足对智能变电站报文记录装置SOE性能（要求精度1s）进行精度测 说 明 书CN 104021059 A 2/4页 4 试。 0008 【发明内容】 本发明针对以上情况提出了一种事件顺序记录测试信号产生系统，该系统能够产生高 精度的测试信号，且无最小时间间隔要求，可以满足对被测试设备SOE进行高精度测试的 需求。 0009 一种测试信号产生系统，该系统包含CPU、双端口RAM（DualPort RAM）

11、、数字集成 电路CPLD以及高精度晶体振荡器，该CPU通过地址数据总线访问双端口RAM，数字集成电 路CPLD包括地址产生器、指令数据缓冲区和解码器，其一端连接能访问双端口RAM的地址 数据总线，而另一端连接到接口电路，其中该地址产生器产生顺序读取的地址信号，指令数 据缓冲区保持指令数据，并输入解码器，并最终通过解码器连接到接口电路。 0010 该解码器分别分出多路输出线路，连接到若干信号通道，每个信号通道包含一个 计数器和一个变位控制器，该计数器的时钟采用高精度晶体振荡器的输出时钟。 0011 一种测试信号产生方法包括以下步骤：CPU运行ROM中的软件，把要输出的I/O变 位序列编码成指令数

12、据，该数据里面包含了时间、通道、变位信息、结束标志等；CPU把地址 数据总线（BUS）写入到双端口RAM中；数字集成电路CPLD中的地址产生器和指令数据缓冲 区，按照“先入先出（FIFO）原则，即先写入的数据先读取，保证数据的顺序不变的原则”的 方式读取双端口RAM中的指令数据，并输入到解码器（Decoder）；解码器解析指令数据中包 含的时间、通道、变位信息，计算时间对应的计数器值，把数值赋值到对应通道的计数器；地 址产生器累加，读取下一条指令数据，直到解码器解析到结束标志，这样所有的动作数据已 经保存到对应的计数器中；在CPU控制的I/O信号控制下，所有的计数器开始同时计时，计 数器的时钟

13、采用高精度晶体振荡器输出的高精度时钟；当某一通道的计数器预设时间到达 时，该计数器输出变位控制信号，使得对应的I/O信号发生变位；I/O信号通过接口电路输 出DO信号，该信号输入到SOE系统。 0012 本发明的有益效果是：通过CPU运行ROM软件，把需要输出的变为序列编码成指令 数据，而把该数据通过数据集成电路进行解码并发送到计数器和变位器，完成I/O输出，且 过程中不需要最小的时间间隔，能满足对SOE进行测试的要求，且其精度也能满足智能变 电站报文记录装置的性能要求。 0013 【附图说明】 图1是本发明一实施例测试信号产生系统的框图； 图2是原有测试方式框图。 0014 【具体实施方式】

14、 下面将结合本发明附图和具体实施方式对本发明进行进一步的详细说明。 0015 一种SOE测试信号产生系统，该系统包含CPU、双端口RAM（DualPort RAM）、数字集 成电路CPLD以及高精度晶体振荡器，该CPU通过地址数据总线访问双端口RAM，数字集成电 路CPLD包括地址产生器、指令数据缓冲区和解码器，其一端连接能访问双端口RAM的地址 数据总线，而另一端连接到接口电路，其中该地址产生器产生顺序读取的地址信号，指令数 据缓冲区保持指令数据，并输入解码器，并最终通过解码器连接到接口电路。 0016 该解码器分别分出多路输出线路，连接到若干信号通道，每个信号通道包含一个 计数器和一个变位

15、控制器，该计数器的时钟采用高精度晶体振荡器的输出时钟。 说 明 书CN 104021059 A 3/4页 5 0017 高精度晶体振荡器产生时钟信号（Clk），是计数器使用的时钟信号 计数器是一种电路，可以设初值，当使能信号（EN）有效时，计数器会以时钟信号Clk为 周期进行减1计数，当计数器的值到达0时（计数结束），会产生一个变位输出信号。变位控 制器是带触发信号的门电路（Gate），当触发信号变化时输出有效的电平信号。计数器的变 位输出信号触发变位控制器。 0018 该解码器解析数据中的端口信息（通道号）、时间信息，并通过控制总线将时间数 据赋值到该端口对应的计数器，这样当所有的时间数据都

16、赋值给对应的计数器后，通过CPU 的IO信号同时使能（En）所有的计数器，计数器同时以相同的高精度时钟信号开始计数，不 同通道的计数器因为其初值不同依次到达计数结束，计数器的输出接到变位控制器发出变 位信号，通过CPLD的IO输出到接口电路，转换为测试所需要的有源或者无源接点信号供 SOE系统使用。 0019 一种测试信号产生方法包括以下步骤：CPU运行ROM中的软件，把要输出的I/O变 位序列编码成指令数据，该数据里面包含了时间、通道、变位信息、结束标志等；CPU把指令 数据通过地址数据总线（BUS）写入到双端口RAM中；数字集成电路CPLD中的地址产生器和 指令数据缓冲区，按照“先入先出（

17、FIFO）原则，即先写入的数据先读取，保证数据的顺序不 变的原则”的方式读取双端口RAM中的指令数据，并输入到解码器（Decoder）；解码器解析 指令数据中包含的时间、通道、变位信息，计算时间对应的计数器值，把数值赋值到对应通 道的计数器；地址产生器累加，读取下一条指令数据，直到解码器解析到结束标志，这样所 有的变位动作数据已经保存到对应的计数器中；在CPU控制的I/O信号控制下，所有的计 数器开始同时计时，计数器的时钟采用高精度晶体振荡器输出的高精度时钟；当某一通道 的计数器预设时间到达时，该计数器输出变位控制信号，使得对应的I/O信号发生变位；I/ O信号通过接口电路输出DO信号，该信号

18、输入到SOE系统。 0020 比如，CPU运行ROM中的软件，把要输出的I/O变位序列编码成指令数据，该指令 数据里面包含了时间、通道、变位信息、结束标志等；时间是指发出变位信号的时间，通道是 指对应的I/O端口，结束标志是指该测测试的全部信号结束标志。CPU把指令数据通过地址 数据总线（BUS）写入到双端口RAM中；数字集成电路CPLD中的地址产生器和指令数据缓冲 区，按照“先入先出（FIFO）原则，即先写入的数据先读取，保证数据的顺序不变的原则”的方 式读取双端口RAM中的指令数据，并输入到解码器（Decoder）；解码器解析指令数据中包含 的时间、通道、变位信息，计算时间对应的计数器值，

19、把数值赋值到对应通道的计数器1、计 数器2、计数器3计数器x；地址产生器累加，读取下一条指令数据，直到解码器解析到 结束标志，这样所有的变位动作数据已经保存到对应的计数器1、计数器2、计数器3计 数器N中，在CPU控制的I/O信号控制下，所有的计数器开始同时计时，计数器的时钟采用 高精度晶体振荡器输出的高精度时钟；当某一通道的计数器x的计数到达，该计数器x对应 的变位控制器输出变位控制信号x，使得对应的I/Ox信号发生变位；I/Ox信号通过接口电 路输出DOx信号，该信号输入到SOE系统。 0021 而SOE系统就可以捕捉到一系列变位后形成记录；而CPU通过RS485串口总线于 SOE系统通信

20、，读取SOE系统记录，对比SOE系统的记录就可以得到对于该SOE系统的测试 结果。 0022 双端口RAM 是在一个SRAM 存储器上具有两套完全独立的数据线、地址线和读写 说 明 书CN 104021059 A 4/4页 6 控制线，并允许两个独立的系统同时对该存储器进行随机性的访问。即共享式多端口存储 器。 双端口RAM最大的特点是存储数据共享。一个存储器配备两套独立的地址、数据和控 制线，允许两个独立的CPU或控制器同时异步地访问存储单元。双端口RAM可用于提高RAM 的吞吐率，适用于作于实时的数据缓存。 0023 CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设

21、计 方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通 过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。 它具有编程 灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、标准产品 无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于 产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用 数字集成电路的场合均可应用CPLD器件。 0024 本发明的有益效果是：通过CPU运行ROM软件，把需要输出的变为序列编码成指令 数据，而把该数据通过数据集成电路进行解码并发送到

22、计数器和变位器，完成I/O输出，且 过程中不需要最小的时间间隔，能满足对SOE进行测试的要求，且其精度也能满足智能变 电站报文记录装置的性能要求。 0025 以上所述，仅是本发明较佳实施例而已，并非对本发明作任何形式上的限制，虽然 本发明以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在 不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许变更或修饰为等同 变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明技术是指对以上实施 例所作的任何简单修改、等同变化与修饰，均属于本发明技术方案的范围内。 说 明 书CN 104021059 A 1/2页 7 图1 说 明 书 附 图CN 104021059 A 2/2页 8 图2 说 明 书 附 图CN 104021059 A