半导体器件及其制造方法.pdf

1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201911280852.X (22)申请日 2019.12.13 (30)优先权数据 62/781659 2018.12.19 US 16/660734 2019.10.22 US 16/703528 2019.12.04 US (71)申请人 夏泰鑫半导体 （青岛） 有限公司 地址 266000 山东省青岛市黄岛区太白山 路172号青岛中德生态园双创中心219 室 (72)发明人 南昌铉吕寅准 (74)专利代理机构 深圳市赛恩倍吉知识产权代 理有限公司 44334 代理人 彭

2、辉剑龚慧惠 (51)Int.Cl. H01L 21/8242(2006.01) H01L 23/64(2006.01) H01L 27/108(2006.01) (54)发明名称 半导体器件及其制造方法 (57)摘要 本发明提供了一种半导体器件及其制造方 法， 用于制造半导体器件的方法包括以下步骤： 提供包括在其上面形成的初步图案的衬底； 以及 形成穿透初步图案的开口以暴露衬底中的导电 部分； 在开口的侧壁上形成间隔物； 进行干蚀刻 工艺以在导电部分中形成孔； 移开间隔物； 在开 口的侧壁和孔里沉积导电图案。 权利要求书2页 说明书9页 附图23页 CN 111341728 A 2020.06

3、.26 CN 111341728 A 1.一种制造半导体器件的方法， 其特征在于， 包括： 提供衬底， 所述衬底包括在其上形成的初步图案； 形成穿透初步图案的开口以暴露所述衬底中的导电部分； 在所述开口的侧壁上形成间隔物； 进行干蚀刻工艺以在所述导电部分中形成孔； 移除所述间隔物； 以及 在所述开口的侧壁和所述孔中沉积导电图案。 2.根据权利要求1所述的制造半导体器件的方法， 其特征在于， 所述衬底上的所述初步 图案包括： 蚀刻停止层， 其接触所述衬底； 牺牲层， 形成在所述蚀刻停止层上； 以及 多个掩模图案， 形成在所述牺牲层上。 3.根据权利要求2所述的制造半导体器件的方法， 其特征在于，

4、 形成所述开口的步骤包 括： 在所述牺牲层中形成锥形沟槽以暴露所述蚀刻停止层； 以及 在所述蚀刻停止层中形成凹槽以暴露所述导电部分的顶表面。 4.根据权利要求2所述的制造半导体器件的方法， 其特征在于， 所述方法还包括以下步 骤： 通过另一干蚀刻工艺去除所述多个掩模图案； 以及 通过湿蚀刻工艺去除所述牺牲层。 5.根据权利要求1所述的制造半导体器件的方法， 其特征在于， 所述衬底上的所述初步 图案包括： 蚀刻停止层， 其接触所述衬底； 层压结构， 其形成在所述蚀刻停止层上， 所述层压结构包括至少一个牺牲层和至少一 个支撑层； 以及 多个掩模图案， 其形成在所述层压层上， 所述至少一个支撑层包括

5、氮化硅(SiN)或碳氮 化硅(SiCN)。 6.根据权利要求5所述的制造半导体器件的方法， 其特征在于， 所述方法还包括以下步 骤： 通过另一干蚀刻工艺去除所述多个掩模图案； 以及 通过湿蚀刻工艺去除所述至少一个牺牲层。 7.根据权利要求1所述的制造半导体器件的方法， 其特征在于， 所述导电图案包括选自 氮化钛(TiN)， 钛(Ti)和钨(W)的金属材料。 8.一种半导体器件， 包括： 衬底， 其包含孔； 蚀刻停止图案， 其设置在所述衬底上； 以及 导电图案， 其包括： 上部， 其从所述衬底向上延伸， 所述导电图案的所述上部为截顶空心圆锥结构； 以及 下部， 其填满所述孔， 其中所述上部被所述

6、蚀刻停止图案部分地包围。 权利要求书 1/2 页 2 CN 111341728 A 2 9.根据权利要求8所述的半导体器件， 其特征在于， 进一步包含连接到所述导电图案的所述上部的外侧壁的支撑结构， 所述支撑结构包括 氮化硅(SiN)或碳氮化硅(SiCN)。 10.根据权利要求8所述的半导体器件， 其特征在于， 所述孔的宽度的范围为30nm至40nm， 所述上部的垂直长度与所述下部的垂直长度之比 的范围为4至7， 所述导电图案是用于动态随机存取存储器中的电容器的下电极， 所述蚀刻 停止图案包括选自氮化硅(SiN)， 氮化硼硅(SiBN)， 碳氮化硅(SiCN)， 碳化硅(SiC)， 氮氧化 硅

7、(SiON)和碳氧化硅(SiOC)。 权利要求书 2/2 页 3 CN 111341728 A 3 半导体器件及其制造方法 技术领域 0001 本发明涉及半导体器件制造， 更具体地涉及具有Y型基座的电容器及其制造方法。 背景技术 0002 随着电容器的高度增加和存储器阵列的尺寸缩小， 电容器的纵横比增加， 从而导 致电容器的稳定性减弱。 电容器的折叠或扭曲可能导致较低的良率。 发明内容 0003 以下呈现本发明实施例的概述， 以便提供对本发明至少一些例子的基本理解。 该 概述不是本发明内容的广泛概述。 其目的不是为了识别本公开的关键或关键要素， 也不是 为了描绘本公开的范围。 以下概述仅以一般

8、形式呈现本公开的一些概念， 作为以下提供的 更详细描述的序言。 0004 在一个示例中提供了一种用于制造半导体器件的方法。 该方法包括以下步骤： 提 供包括在其上面形成的初步图案的衬底； 以及形成穿透初步图案的开口以暴露衬底中的导 电部分； 在开口的侧壁上形成间隔物； 进行干蚀刻工艺以在导电部分中形成孔； 移开间隔 物； 在开口的侧壁和孔里沉积导电图案。 0005 在另一示例中提供了一种半导体器件。 该半导体器件包括衬底、 蚀刻停止图案和 导电图案。 该衬底包括孔。 蚀刻停止图案设置在衬底上方。 导电图案包括从衬底向上延伸的 上部和填充在孔中的下部。 上部被蚀刻停止图案部分地包围。 0006

9、在又一示例中提供了一种半导体器件。 该半导体器件包括衬底、 蚀刻停止图案和 导电图案。 衬底包括导电部分； 蚀刻停止图案设置在衬底上方。 导电图案电连接至衬底的导 电部分。 导电图案包括从衬底向上延伸的上部和埋在导电部分中的下部。 上部被蚀刻停止 图案部分地包围。 0007 在下面的附图和描述中阐述一个或多个示例的细节。 附图说明 0008 附图示出了本发明公开的一个或多个实施例， 并且与书面描述一起解释了本发明 的原理。 在可能的情况下， 自始至终附图使用相同的附图标记来指定实施例的相同或相似 的元件。 0009 图1至图8是示出根据本发明的第一实施例的用于在半导体器件中制造存储节点 的方法

10、的截面图。 0010 图9至图16是示出根据本发明的第二实施例的在半导体器件中用于制造具有水平 支撑层的存储节点的方法的截面图。 0011 图17至图18是示出根据本发明的第三实施例的在半导体器件中制造具有双水平 支撑层的存储节点的方法的截面图。 0012 图19至图24是示出根据本发明的第四实施例的在半导体器件中制造存储节点的 说明书 1/9 页 4 CN 111341728 A 4 方法的截面图。 0013 图25至图30是示出根据本发明的第五实施例的在半导体器件中用于制造具有水 平支撑层的存储节点的方法的截面图。 0014 图31至图32是示出根据本发明的第六实施例的在半导体器件中制造具

11、有双水平 支撑层的存储节点的方法的截面图。 0015 图33至图40是示出根据本发明的第七实施例的用于在半导体器件中制造存储节 点的方法的截面图。 0016 图41至图42是示出根据本发明的第八实施例的在半导体器件中用于制造具有水 平支撑层的存储节点的方法的截面图。 0017 图43至图44是示出根据本发明的第九实施例的在半导体器件中制造具有双水平 支撑层的存储节点的方法的截面图。 0018 图45是示出图1至图44所示的半导体器件中的电路元件的截面图。 具体实施方式 0019 为了便于理解本发明的各种实施例的原理和特征， 下面解释各种说明性实施例。 虽然详细说明了本发明的示例性实施例， 但是

12、应当理解， 还可以考虑其他实施例。 因此， 无 意于将本发明的范围限于在以下描述中阐述或在附图中说明的组件的排列和构造的细节。 本发明能够使用其他实施例， 并且能够以各种方式进行实践或实现。 0020 图1至图8是示出根据本发明的某些实施例的用于在半导体器件中制造存储节点 的方法的截面图。 如图1所示， 半导体器件100包括衬底130和形成在衬底130上的初步图案 110。 半导体器件100可以是动态随机存取存储(DRAM)器件。 衬底130包括接合垫155， 具有第 一介电元件156和第二介电元件157的介电塞158。 接合垫155可以由诸如钨、 钛或钽的金属 材料形成。 第一介电元件156

13、可以通过化学气相沉积(CVD)工艺由诸如氮化硅(SiN)的介电 材料形成。 第二介电元件157也可以通过原子层沉积(ALD)工艺由诸如SiN的介电材料形成。 在一些实施例中， 衬底130可以是硅晶圆。 可以在衬底130中提供包括栅极结构、 杂质区域 和/或接触塞的电路元件1090。 0021 初步图案110包括蚀刻停止层111， 形成在蚀刻停止层111上的牺牲层112和形成在 牺牲层112上方的掩模图案113。 例如， 可以通过使用诸如ALD工艺、 等离子体辅助原子层沉 积(PAALD)、 CVD工艺、 等离子体增强化学气相沉积(PECVD)工艺、 低压化学气相沉积(LPCVD) 工艺、 高密

14、度等离子体化学气相沉积(HDP-CVD)工艺、 旋涂工艺、 溅射工艺或类似的沉积技 术顺序地堆叠蚀刻停止层111、 牺牲层112和掩模图案113来形成初步图案110。 优选地， 初步 图案110的厚度落在1至1.3微米( m)的范围内。 0022 在一些实施例中， 蚀刻停止层111可以包括选自以下的材料： SiN， 氮化硼硅 (SiBN)， 氮化硅碳(SiCN)， 碳化硅(SiC)， 氮氧化硅(SiON)， 碳氧化硅(SiOC)或类似的。 牺牲 层112可以由基于氧化硅的材料形成， 例如氧化硅(SiOx)， 等离子体增强氧化物(PEOX)， 硼 硅酸盐玻璃(BSG)， 磷硅酸盐玻璃(PSG)，

15、 硼磷硅酸盐玻璃(BPSG)， 四乙氧基硅烷(TEOS)， 硼 四乙氧基硅烷(BTEOS)， 磷四乙氧基硅烷(PTEOS)或硼磷四乙氧基硅烷(BPTEOS)。 掩模图案 113可以由SiN和多晶硅的组合制成。 或者， 掩模图案113可以由金属材料制成。 0023 如图2所示， 对掩模图案113进行蚀刻以在牺牲层112中形成第一开口160a， 以暴露 说明书 2/9 页 5 CN 111341728 A 5 蚀刻停止层111。 例如， 可以使用干法蚀刻工艺， 例如等离子体蚀刻工艺， 感应耦合等离子体 (ICP)工艺， 变压器耦合等离子体(TCP)工艺或反应离子蚀刻(RIE)工艺。 所得的第一开口

16、 160a可以是锥形沟槽。 第一开口160a的上部宽度比其下部宽度宽。 因此， 在蚀刻停止层111 上形成多个锥形柱112a。 每个锥形柱112a向上突出并与介电塞158对准。 0024 如图3所示， 进行蚀刻工艺在蚀刻停止层111中形成第二开口160b以暴露衬底130。 例如， 可以使用干蚀刻工艺， 例如等离子体蚀刻工艺、 ICP工艺、 TCP工艺或RIE工艺。 所得的 第二开口160b可以是凹槽。 接合垫155的一部分可以被第二开口160b暴露； 即， 接合垫155的 一部分的顶表面155a由第二开口160b的底部限定。 因此， 在锥形柱112a的下方形成有多个 蚀刻停止图案111a。 在

17、一些实施例中， 可以通过单个蚀刻工艺来形成包括第一开口160a和 第二开口160b的开口160。 0025 如图4所示， 通过诸如CVD工艺或ALD工艺的沉积工艺在开口160的侧壁165上形成 介电层170。 介电层170可以是覆盖蚀刻停止图案111a、 锥形柱112a和接合垫155的顶表面 155a的一部分的间隔物， 以用作后续蚀刻工艺的硬掩模。 顶表面155a上的未覆盖区域的宽 度W1落入30至40纳米(nm)的范围内。 优选地， 电介质层170具有的均匀厚度。 0026 如图5所示， 执行蚀刻工艺以在接合垫155上形成孔180。 例如， 可以执行干蚀刻工 艺。 孔180以预定深度穿透接合

18、垫155。 例如， 孔180的深度为0.2微米， 并且孔180的宽度落在 30至40纳米的范围内。 0027 如图6所示， 在形成孔180之后， 可以通过诸如等离子体蚀刻工艺、 ICP工艺、 TCP工 艺或RIE工艺的蚀刻工艺来去除电介质层170。 0028 如图7所示， 通过诸如CVD工艺或ALD工艺的沉积工艺在衬底130上形成导电图案 190。 导电图案190可以是DRAM器件的下电极或电容器存储节点。 接合垫190可以由诸如氮化 钛、 钛、 钨等的金属材料形成。 导电图案190包括上部190a和下部190b。 下部190b填充孔180。 上部190a覆盖开口160的侧壁165和接合垫15

19、5的顶表面155a。 优选地， 上部190a被蚀刻停止 图案111a部分地包围。 在一些实施例中， 可以通过单个沉积工艺或多个沉积工艺来形成导 电图案190。 0029 如图8所示， 去除掩模图案113和锥形柱112a。 例如， 通过干蚀刻工艺去除掩模图案 113， 通过湿蚀刻工艺去除锥形柱112a。 在一些实施例中， 导电图案190电连接至接合垫155。 上部190a从衬底130向上延伸， 具有在1至1.3微米范围内的垂直长度。 下部190b掩埋在接合 垫155中， 并且具有0.2微米的垂直长度(或深度)。 因此， 上部190a的垂直长度与下部190b的 垂直长度之比落在4至7的范围内。 优

20、选地， 上部190a具有截顶空心圆锥结构。 0030 根据参照图1至图8描述的示例性实施例， 电容器具有改善的结构稳定性。 导电图 案190的下部190b具有用作固定基座的Y形结构以增强导电图案190的结构稳定性， 因而防 止电容器变形。 此外， 下部190b增加了导电图案190和接合垫155之间的接触面积， 因而增加 了电容器的电容。 0031 图9至图16是示出根据本发明的某些实施例在半导体器件中用于制造具有水平支 撑层的存储节点的方法的截面图。 在图9至16中， 在此省略与以上参考图1至图8描述的工艺 和/或材料基本相同或相似的工艺和/或材料的详细描述， 并且相同的附图标记用于表示相 同

21、的元件。 0032 如图9所示， 半导体器件200包括衬底130和形成在衬底130上的初步图案110。 半导 说明书 3/9 页 6 CN 111341728 A 6 体器件200可以是DRAM器件。 衬底130包括接合垫155， 具有第一介电元件156和第二介电元 件157的介电塞158。 接合垫155可以由金属材料制成。 第一介电层156可以由介电材料制成。 第二介电材料157也可以由介电材料制成。 在一些实施例中， 衬底130可以是硅晶圆。 0033 初步图案110包括蚀刻停止层111、 形成在蚀刻停止层111上的第一牺牲层115、 形 成在第一牺牲层115上的支撑层114、 形成在支撑

22、层114上的第二牺牲层115以及在第二牺牲 层116上方形成掩膜图案113。 例如， 可以通过使用沉积技术顺序地堆叠蚀刻停止层111、 第 一牺牲层115、 支撑层114、 第二牺牲层116和掩模图案113来形成初步图案110。 第一牺牲层 115、 支撑层114、 第二牺牲层116可以是层压结构。 优选地， 初步图案110的厚度落在1至1.3 微米( m)的范围内。 0034 在一些实施例中， 蚀刻停止层可以由SiN或SiBN制成。 第一牺牲层115和第二牺牲 层116可以由氧化硅基的材料制成。 支撑层114可以由SiN或SiCN形成。 掩模图案113可以由 SiN和多晶硅的组合制成。 掩模

23、图案113可以由金属材料制成。 0035 如图10所示， 对掩模图案113进行蚀刻以在牺牲层112中形成第一开口160a， 以暴 露蚀刻停止层111。 例如， 可以使用干蚀刻工艺。 所得的第一开口160a可以是锥形沟槽。 第一 开口160a的上部宽度比其下部宽度宽。 因此， 在蚀刻停止层111上形成多个锥形柱117。 锥形 柱117包括第一牺牲层115的一部分115a， 支撑层114的一部分114a， 第二牺牲层116的一部 分116a。 每个锥形柱117向上突出并与介电塞158对准。 0036 参照图11至14， 可以使用与参照图3至6所示的工艺基本相同或相似的工艺来形成 如图14所示的孔1

24、80。 形成孔180的方法包括以下步骤： 进行干法蚀刻工艺以形成穿透蚀刻 停止层111的第二开口160b(例如， 凹槽)并部分地暴露衬底130的接合垫155。 第二开口160b 的底部限定接合垫155的暴露表面155a。 该方法还包括以下步骤： 在开口160的侧壁165上形 成介电层170。 介电层170共形地覆盖锥形柱117、 蚀刻停止图案111a以及接合垫155的顶表 面155a的一部分。 也就是说， 介电层170从接合垫155延伸到锥形柱117的顶部。 在一些示例 中， 形成介电层170的步骤包括执行沉积工艺以形成沉积层， 以及执行回蚀刻工艺以去除沉 积层的一部分。 该方法还包括以下步骤

25、： 执行蚀刻工艺以在接合垫155中形成孔180。 掩模图 案113和介电层170在形成孔180的时候用作掩模。 优选地， 孔180在两个相邻的介电塞158之 间的中间且与两个介电塞158和电路元件1090隔离。 该方法还包括以下步骤： 执行蚀刻工艺 以去除介电层170。 0037 如图15所示， 通过沉积工艺在衬底130上形成导电图案190。 导电图案190可以由金 属材料形成， 用于DRAM装置的电容器的电极或存储节点。 导电图案190的上部190a共形地覆 盖锥形柱117、 蚀刻停止图案111a以及着陆焊盘155的顶表面155a的一部分。 也就是说， 上部 190a从接合垫155延伸到锥形

26、柱117的顶部。 导电图案190的下部190b填充孔180。 0038 如图16所示， 去除掩模图案113、 第一牺牲层115的部分116a和第二牺牲层116的部 分115a。 为了去除部分116a， 通过干蚀刻工艺去除掩模图案113以露出掩模图案113下面的 部分116a的表面。 随后， 使用湿蚀刻工艺来去除部分116a。 为了去除部分115a， 通过干蚀刻 工艺去除一些部分114a， 以暴露去除的部分114a下方的部分115a的表面(未示出)。 随后， 使 用湿蚀刻工艺来去除部分115a。 0039 在一些实施例中， 导电图案190具有Y形结构。 由于上部190a和下部190b都与接合 垫

27、155接触， 因此导电图案190电连接到接合垫155。 优选地， 上部190a被位于上部190a的底 说明书 4/9 页 7 CN 111341728 A 7 部的蚀刻停止图案111a部分包围， 并且被位于上部190a中间的支撑层114的部分114a部分 包围。 例如， 如图16所示， 支撑层114连接到上部190a的外侧壁。 0040 图17至图18是示出根据本发明的某些实施例在半导体器件300中用于制造具有水 平支撑层的存储节点的方法的截面图。 在图17至图18中， 这里省略了与上述参照图9至图16 描述的材料大体上相同或相似的材料的详细描述， 相同的附图标记用于表示相同的元件。 0041

28、 参照图17至18， 可以使用与参照图9至图16所示的工艺大体上相同或相似的工艺 来形成如图18所示的导电图案190。 形成导电图案190的方法包括以下步骤： 提供包括在其 上形成的初步图案的衬底130； 形成穿透初步图案的开口160以暴露衬底130； 在开口160的 侧壁165上形成间隔物170； 执行干蚀刻工艺以在衬底中形成孔180； 移除间隔物170； 以及将 导电图案190沉积在侧壁165上和在孔180中。 初步图案包括接触衬底130的蚀刻停止层、 形 成在蚀刻停止层111上的层压结构和形成层压结构上方的多个掩模图案113。 层压结构包括 两个牺牲层315a、 316a和两个支撑层31

29、4a、 324a。 该方法还包括通过图16中先前描述的工艺 去除牺牲层315a、 316a。 0042 根据参照图9至图16和图17至图18描述的示例性实施例， 电容器具有改善的结构 稳定性。 导电图案190的下部190b具有用作夹具基座的Y形结构。 支撑层114a、 314a、 324a在 导电图案190之间提供水平支撑。 导电图案190结构稳定性的增强防止电容器变形。 此外， 下 部190b增加了导电图案190和接合垫155之间的接触面积， 因而增加了电容器的电容。 0043 图19至图24是示出根据本发明的某些实施例的用于在半导体器件400中制造存储 节点的方法的截面图。 如图19所示，

30、 半导体器件400包括衬底430和形成在衬底430上的初步 图案410。 半导体器件400可以是动态随机存取存储(DRAM)器件。 衬底430包括接合垫455、 具 有第一介电元件456和第二介电元件457的介电塞458。 接合垫455可以由诸如钨、 钛或钽的 金属材料形成。 第一介电元件456可以通过CVD工艺由诸如SiN的介电材料形成。 第二介电元 件457也可以通过ALD工艺由诸如SiN的介电材料形成。 在一些实施例中， 衬底430可以是硅 晶圆。 可以在衬底430中提供包括栅极结构、 杂质区域和/或接触塞的电路元件4090。 0044 参照图19和图20， 可以使用与参照图1至图4所示

31、的工艺大体上相同或相似的工艺 来形成如图20所示的孔470。 0045 如图21所示， 执行蚀刻工艺以在接合垫455上形成孔480。 例如， 可以执行干蚀刻工 艺。 孔480以预定深度穿透接合垫455。 例如， 孔480的深度可为0.2微米， 孔480的最宽部分的 长度落在50至60纳米的范围内。 0046 如图22所示， 在形成孔480之后， 可以通过诸如等离子体蚀刻工艺， ICP工艺， TCP工 艺或RIE工艺的蚀刻工艺来去除介电层770。 0047 如图23所示， 通过诸如CVD工艺或ALD工艺的沉积工艺在衬底430上形成导电图案 490。 导电图案490可以是DRAM器件的下电极或电容

32、器存储节点。 导电图案490可以由诸如氮 化钛、 钛、 钨或同类的金属材料形成。 导电图案490包括上部490a和下部190b。 下部190b可填 充孔480的表面。 上部490a覆盖开口460的侧壁465和接合垫455的顶表面455a。 优选地， 上部 490a被蚀刻停止图案411a部分地包围。 在一些实施例中， 可以通过单个沉积工艺或多个沉 积工艺来形成导电图案490。 0048 如图24所示， 去除掩模图案413和锥形柱412a。 例如， 通过干蚀刻工艺去除掩模图 案413， 通过湿蚀刻工艺去除锥形柱412a。 在一些实施例中， 导电图案490电连接至接合垫 说明书 5/9 页 8 CN

33、 111341728 A 8 455。 上部490a从衬底430向上延伸， 具有在1至1.3微米范围内的垂直长度。 下部490b可具有 0.2微米的垂直长度。 因此， 上部490a的垂直长度与下部190b的垂直长度之比落在4至7的范 围内。 优选地， 上部490a具有截顶空心圆锥结构(未示出)。 0049 根据参照图19至图24描述的示例性实施例， 电容器具有改善的结构稳定性。 导电 图案490的下部490b具有用作固定基座的Y形结构以增强导电图案490的结构稳定性， 因而 防止电容器变形。 此外， 下部490b增加了导电图案490和接合垫455之间的接触面积， 因而增 加了电容器的电容。 0

34、050 图25至图30是示出根据本发明的某些实施例在半导体器件500中用于制造具有水 平支撑层的存储节点的方法的截面图。 在图25至图32中， 这里省略了关于以上参考图19至 图24描述的工艺和/或材料基本相同或相似的工艺和/或材料的详细描述， 相同的附图标记 用于表示相同的元件。 0051 参照图25至图26， 可以使用与参照图9至图12所示的工艺大体上相同或相似的工 艺来形成如图26所示的孔470。 0052 参照图27至图28， 可以使用与参照图21至图22所示的工艺基本相同或相似的工艺 来形成如图28所示的孔480。 形成孔480的方法可包括以下步骤： 执行蚀刻工艺以在接合垫 455中

35、形成孔480。 掩模图案413和介电层470在形成孔480的时候用作掩模。 优选地， 孔480在 两个相邻的介电塞458之间的中间且与两个介电塞458和电路元件4090隔离。 该方法还包括 以下步骤： 执行蚀刻工艺以去除介电层470。 0053 如图29所示， 通过沉积工艺在衬底430上形成导电图案490。 导电图案490可以由金 属材料形成， 用于DRAM装置的电容器的电极或存储节点。 导电图案490的上部490a共形地覆 盖锥形柱417、 蚀刻停止图案411a以及着陆焊盘455的顶表面455a的一部分。 也就是说， 上部 190a从接合垫455延伸到锥形柱417的顶部。 导电图案490的下

36、部190b可覆盖孔480的表面。 0054 参照图30， 可以使用与参考图16所示的那些大体上相同或类似的工艺来去除掩模 图案413、 第一牺牲层415的部分416a和第二牺牲层416的部分415a， 如图30所示。 0055 在一些实施例中， 导电图案190具有U形结构。 由于下部490b与接合垫455接触， 因 此导电图案490电连接到接合垫455。 优选地， 上部490a被位于上部490a的底部的蚀刻停止 图案411a部分包围， 并且被位于上部490a中部的支撑层414的部分414a部分包围。 例如， 如 图30所示， 部分414a连接到上部490a的外侧壁。 0056 图31至图32是

37、示出根据本发明的某些实施例在半导体器件600中用于制造具有双 水平支撑层的存储节点的方法的截面图。 在图31至图32中， 这里省略了关于以上参考图25 至图30描述的工艺和/或材料基本相同或相似的工艺和/或材料的详细描述,相同的附图标 记用于表示相同的元件。 0057 参照图31至图32， 可以使用与参照图25至图30所示的工艺大体上相同或相似的工 艺来形成如图32所示的导电图案490。 形成导电图案490的方法包括以下步骤： 提供包括在 其上形成的初步图案的衬底430； 形成穿透初步图案的开口460以暴露衬底430； 在开口460 的侧壁465上形成间隔物470； 执行干蚀刻过程以在衬底中形

38、成孔480； 移除间隔物470； 以及 将导电图案490沉积在侧壁465上和在孔480中。 图案包括接触衬底430的蚀刻停止层、 形成 在蚀刻停止层411上的层压结构和形成层压结构上方的多个掩模图案413。 层压结构包括两 个牺牲层515a、 516a和两个支撑层514a、 524a。 该方法还包括通过图30中先前描述的工艺去 说明书 6/9 页 9 CN 111341728 A 9 除牺牲层515a、 516a。 0058 根据参照图19至图24和图31至图32描述的示例性实施例， 电容器具有改善的结构 稳定性。 导电图案190的下部490b具有用作夹具基座的空心U形结构。 支撑层414a、

39、 514a、 524a在导电图案490之间提供水平支撑。 导电图案490结构稳定性的增强防止电容器变形。 此外， 下部490b增加了导电图案490和接合垫455之间的接触面积， 因而增加了电容器的电 容。 0059 图33至图40是示出根据本发明的某些实施例的用于在半导体器件700中制造存储 节点的方法的截面图。 如图33所示， 半导体器件700包括衬底730和形成在衬底730上的初步 图案710。 半导体器件700可以是动态随机存取存储(DRAM)器件。 衬底730包括接合垫755， 具 有第一介电元件756和第二介电元件757的介电塞758。 接合垫755可以由诸如钨、 钛或钽的 金属材料

40、形成。 第一介电元件756可以通过CVD工艺由诸如SiN的介电材料形成。 第二介电元 件757也可以通过ALD工艺由诸如SiN的介电材料形成。 在一些实施例中， 衬底730可以是硅 晶圆。 可以在衬底730中提供包括栅极结构、 杂质区域和/或接触塞的电路元件7090。 这里省 略了与上述参照图1描述的材料大体上相同或相似的图33中的材料的更详细描述， 相同的 附图标记用于表示相同的元件。 0060 参照图34， 可以使用与参照图2所示的工艺基本相同或相似的工艺来形成如图34 所示的160a。 0061 如图35所示， 通过诸如CVD工艺或ALD工艺的沉积工艺在开口760的侧壁765上形成 介电

41、层770。 介电层770可以是覆盖锥形柱712a的间隔物， 以及用作后续蚀刻工艺的硬掩模 的蚀刻停止图案711a的一部分， 蚀刻停止图案711a的未覆盖区域的宽度W7可以落在30至40 纳米的范围内。 优选地， 电介质层770具有70埃的均匀厚度。 0062 如图36所示， 执行蚀刻工艺以在接合垫755上形成孔780。 例如， 可以执行干蚀刻工 艺。 孔780以预定深度穿透蚀刻停止图案711a和接合垫755。 例如， 孔180的深度为0.2微米， 孔180的宽度落在30至40纳米的范围内。 在一些实施例中， 可以通过单个蚀刻工艺或多个蚀 刻工艺来形成导电图案780。 0063 如图37所示，

42、执行蚀刻工艺以在接合垫755上形成孔780。 例如， 可以执行湿蚀刻工 艺。 扩展孔780的最宽部分的宽度w7e可以落在50到60纳米的范围内。 0064 如图38所示， 在形成扩张孔780之后， 可以通过诸如等离子体蚀刻工艺， ICP工艺， TCP工艺或RIE过程的蚀刻过程来去除介电层770。 0065 如图39所示， 通过诸如CVD工艺或ALD工艺的沉积工艺在衬底730上形成导电图案 790。 导电图案790可以是DRAM器件的下电极或电容器存储节点。 导电图案790可以由诸如氮 化钛、 钛、 钨或同类的金属材料形成。 导电图案790包括上部790a、 中部790c和下部790b。 下 部

43、190b可填充孔780。 优选地， 中部790c被蚀刻停止图案711a包围。 上部790a覆盖开口760的 侧壁765和蚀刻停止图案711a的顶表面711s。 在一些实施例中， 可以通过单个沉积工艺或多 个沉积工艺来形成导电图案790。 0066 如图40所示， 去除掩模图案713和锥形柱712a。 例如， 通过干蚀刻工艺去除掩膜图 案713， 通过湿蚀刻工艺去除锥形柱712a。 在一些实施例中， 导电图案790电连接至接合垫 755。 导电图案790的上部790a从衬底130向上延伸， 具有在1至1.3微米范围内的垂直长度。 中部790c可填充蚀刻停止图案711a内的间隙。 下部790b掩埋

44、在接合垫755中， 可具有0.2微 说明书 7/9 页 10 CN 111341728 A 10 米的垂直长度。 因此， 上部790a的垂直长度与下部790b的垂直长度之比落在4至7的范围内。 优选地， 上部790a具有截顶空心圆锥结构(未示出)。 0067 根据参照图33至图40描述的示例性实施例， 电容器具有改善的结构稳定性。 导电 图案790的下部790b具有填充的U形结构， 导电图案790的中间部分790c具有颈部结构， 用作 夹具基座以增强导电图案190的结构稳定性， 从而防止电容器变形。 此外， 下部790b增加了 导电图案790和接合垫755之间的接触面积， 因而增加了电容器的电

45、容。 0068 图41至图42是示出根据本发明的某些实施例在半导体器件800中用于制造具有水 平支撑层的存储节点的方法的截面图。 在图41至图42中， 这里省略了关于以上参考图33至 图40描述的工艺和/或材料基本相同或相似的工艺和/或材料的详细描述,相同的附图标记 用于表示相同的元件。 0069 参照图41至图42， 可以使用与参照图33至图40所示的工艺大体上相同或相似的工 艺来形成如图42所示的导电图案790。 形成导电图案790的方法可包括以下步骤： 提供包括 在其上形成的初步图案的衬底730； 形成穿透初步图案的开口760以暴露蚀刻停止层711； 在 开口760的侧壁765上形成间隔

46、物770； 执行干蚀刻工艺以在衬底730中形成孔780； 执行湿蚀 刻工艺以扩展衬底730中的孔780； 移除间隔物770； 以及将导电图案790沉积在侧壁765上和 在孔780中。 初步图案包括接触衬底730的蚀刻停止层、 形成在蚀刻停止层711上的层压结构 和形成层压结构上方的多个掩模图案713。 层压结构包括两个牺牲层715a、 716a和支撑层 714a。 该方法还包括通过图8和图30中先前描述的工艺去除牺牲层715a、 716a。 0070 图43至图44是示出根据本发明的某些实施例在半导体器件900中用于制造具有水 平支撑层的存储节点的方法的截面图。 在图43至图44中， 这里省略

47、了关于以上参考图33至 图40描述的工艺和/或材料基本相同或相似的工艺和/或材料的详细描述,相同的附图标记 用于表示相同的元件。 参照图43至图44， 可以使用与参照图41至图42所示的工艺大体上相 同或相似的工艺来形成如图44所示的导电图案790。 0071 根据参照图41至图42和图43至图44描述的示例性实施例， 电容器具有改善的结构 稳定性。 导电图案790的下部790b具有填充的U形结构， 导电图案790的中间部分790c具有用 作夹具基座的颈部结构。 支撑层714a、 914a、 924a在导电图案790之间提供水平支撑。 导电图 案790结构稳定性的增强防止电容器变形。 此外，

48、下部790b增加了导电图案790和接合垫755 之间的接触面积， 因而增加了电容器的电容。 0072 图45是示出半导体器件100-900中的电路元件1090的截面图。 电路元件1090可以 包括第一介电层1091a、 1091b、 外部隔板1092a、 1092b、 第二介电层1093a、 1093b、 内部隔板 1094a、 1094b、 掩模1095和栅极线1094。 在一些实施例中， 第一介电层1091a、 1091b、 外部间 隔物1092a、 1092b、 内部间隔物1094a、 1094b和掩模1095可以由选自SiN、 SiBN、 SiCN、 SiC、 SiON和SiOC的材料

49、制成。 第二介电层1093可以由基于硅氧化物的材料制成， 诸如SiOx、 PEOX、 BSG、 PSG、 BPSG、 TEOS、 BTEOS、 PTEOS和BPTEOS。 当移除第二介电层1093a、 109b时， 由第 二介电层1093a、 1093b填充的空间可以是空气间隙。 栅极线1096可以由诸如钨、 钛或钽的金 属材料形成。 0073 本文所使用的术语仅出于描述特定示例性实施例的目的， 并且不旨在限制本发 明。 如本文所使用的单数形式 “一” ，“一个” 和 “该” 也旨在包括复数形式， 除非上下文另外明 确指出。 还应理解， 词语 “包含” 、“包括” 或 “具有” 在这里使用时，

50、 指定所述特征、 区域、 整数、 说明书 8/9 页 11 CN 111341728 A 11 步骤、 操作、 元素和/或组件的存在， 但不排除其中的一个或多个其他特征、 区域、 整数、 步 骤、 操作、 元素、 组件和/或其组合的存在或添加。 0074 以下权利要求中的所有装置或步骤加功能元件的对应结构、 材料、 动作和等价物 旨在包括任何结构、 材料或动作， 用于与如具体要求的其他权利要求的元件结合来执行功 能。 本发明的描述是为了图解和描述的目的而提出的， 但并不旨在以所公开的形式穷举或 限制于本发明的实施例。 许多修改和变化对于本领域的普通技术人员来说是显而易见的， 不背离本发明实施例